[发明专利]分频器及其方法以及包含该分频器的锁相环和半导体装置

说明书

本发明公开了一种分频器及其方法，以及包括该分频器的锁相环和半导体装置。一种分频器，包括：第一移位器，包括连接成第一环的第一至第M个钟控元件，其中所述钟控元件由输入时钟信号钟控使得信号沿着该第一环逐钟控元件地移位，其中M为大于1的整数，其中所述第一移位器的选定的钟控元件的输出被提供作为所述第一移位器的进位信号；以及第二移位器，包括连接成第二环的第一至第N个钟控元件，其中所述钟控元件由第一移位器的进位信号钟控使得信号沿着该第二环逐钟控元件地移位，其中N为大于1的整数，其中所述第二移位器的选定的钟控元件的输出被提供作为所述第二移位器的进位信号。

技术领域

本公开涉及分频器及其方法。本公开还涉及包括前述分频器的锁相环，以及包括前述分频器的半导体装置。

背景技术

为了使不同电子部件或装置之间的信号处理同步，通常采用系统时钟来为装置时序以用于不同部件或装置之间的适当的数据或信号操作。通常，通过锁相环(PLL)来建立系统时钟。

PLL典型地包括输入参考时钟分频器(输入分频器)、相位频率检测器(PFD)、电荷泵(CP)、低通滤波器(LPF)、压控振荡器(VCO)以及反馈时钟分频器(反馈分频器)。PLL将输入的参考时钟与分频后的输出时钟相比较，并对齐二者的时钟相位，并锁定频率倍比(frequency multiple ratio)。

输入的参考时钟可以产生自晶体振荡器或者其它装置，而输出时钟频率由PLL限定。在大多数情况下，合成的输出时钟要比输入的参考时钟快得多。因此，反馈分频器需要高速操作。

分频器可以分为同步分频器和异步分频器。异步分频器具有多级，其中高有效位级以较低频率运行，从而导致较少的功耗和时钟数负荷。然而，异步分频器会在级上累积抖动/延迟。同步分频器降低了抖动，但是所有的触发器都以最大频率工作，导致较高的功耗和时钟信号负荷。

因此，期望提供一种分频器能够减轻或者克服现有技术的上述问题。

概述

根据本公开的一个实施例，提供了一种分频器，包括：第一移位器，包括连接成第一环的第一至第M个钟控元件，其中所述钟控元件由输入时钟信号钟控使得信号沿着该第一环逐钟控元件地移位，其中M为大于1的整数，其中所述第一移位器的选定的钟控元件的输出被提供作为所述第一移位器的进位信号；以及第二移位器，包括连接成第二环的第一至第N个钟控元件，其中所述钟控元件由第一移位器的进位信号钟控使得信号沿着该第二环逐钟控元件地移位，其中N为大于1的整数，其中所述第二移位器的选定的钟控元件的输出被提供作为所述第二移位器的进位信号。

在一个示例实现方式中，所述分频器还包括选择模块，其用于：接收所述第一移位器和所述第二移位器中每一个钟控元件的输出；以及基于分频系数，提供所述第一移位器的选定的钟控元件的输出作为所述第一移位器的进位信号到第二移位器，以及提供所述第二移位器的选定的钟控元件的输出作为第二移位器的进位信号。

在一个示例实现方式中，在所述第一环中，每一钟控元件都具有输入、输出和用于接收时钟信号的时钟输入，一个钟控元件的输出连接到另一个钟控元件的输入，并且所述钟控元件的时钟输入连接到所述输入时钟信号。在所述第二环中，每一钟控元件都具有输入、输出和用于接收时钟信号的时钟输入，一个钟控元件的输出连接到另一个钟控元件的输入，并且所述钟控元件的时钟输入连接到所述第一移位器的进位信号。

在一个示例实现方式中，所述钟控元件可以是下列中的一种或多种：触发器、寄存器、或RAM。

在一个示例实现方式中，所述选择模块包括：开关阵列，包括用于所述第一移位器和所述第二移位器中每一个钟控元件的输出的开关，所述开关阵列用于根据所述分频系数，提供所述第一移位器中选定的钟控元件的输出作为所述第一移位器的进位输出，以及将所述第二移位器中的选定的钟控元件的输出提供作为第二移位器的进位信号。