[发明专利]数据储存装置以及快闪存储器控制方法

说明书

技术领域

本发明有关于快闪存储器(flash memory)实现的数据储存装置以及快闪存储器控制方法。

背景技术

现今数据储存装置常以快闪存储器(flash memory)为储存媒体。例如，快闪存储器常用作记忆卡(memory card)、通用串行总线闪存装置(USB flash device)、固态硬碟(SSD)…等产品。另外有一种应用是采多芯片封装、将一与非门型快闪存储器与其控制芯片包装在同一封装中─称为嵌入式快闪存储器模组(如eMMC)。

快闪存储器的实体空间通常包括多个物理区块(blocks)。各物理区块包括多个物理页(pages)。针对快闪存储器而设计的抹除操作须以物理区块为抹除单位，一物理区块接着一物理区块地释放储存空间。为了方便管理快闪存储器，各物理区块的物理-逻辑地址映射资讯动态收集于一挥发式存储器(例如，一静态随机存取存储器(SRAM))。动态收集于该挥发式存储器的物理-逻辑地址映射资讯需上传至快闪存储器作非挥发式储存。上传映射资讯的方式与时间点会显著影响系统效能。特别是，快闪存储器若架构复杂(包括多阶以及单阶存储单元)，则须更精心设计映射资讯的上传程序。

发明内容

本发明揭示快闪存储器所实现的数据储存装置以及快闪存储器控制方法，所控制的快闪存储器包括多阶存储单元(Multi-Level Cells，简称MLCs)以及单阶存储单元(Single Level Cells，简称SLCs)，且所述技术将妥善地将如此复杂架构的快闪存储器的物理-逻辑地址映射资讯上传至该快闪存储器。

根据本发明一种实施方式所实现的一数据储存装置包括一快闪存储器以及一控制单元。该快闪存储器包括多阶存储单元以及单阶存储单元，且划分为多个物理区块。各物理区块包括多个物理页。该控制单元耦接该快闪存储器至一主机，且包括一微控制器以及一随机存取存储器。该微控制器是运作来在该随机存取存储器上，为该快闪存储器这些物理区块之中的一第一数据接收区块建立一第一物理-逻辑地址映射表。该第一数据接收区块内含多阶存储单元。该微控制器还运作来在该随机存取存储器上，为该快闪存储器这些物理区块之中的一第二数据接收区块建立一第二物理-逻辑地址映射表。该第二数据接收区块内含单阶存储单元。关于原先储存于该第一数据接收区块、且于该第一物理-逻辑地址映射表对应有尚未上传/封存的映射资讯(仅动态更新在该第一物理-逻辑地址映射表上、但尚未用于该快闪存储器上的逻辑-物理地址映射表更新)的数据，随着将之更新至该第二数据接收区块，该微控制器是运作来根据该第一物理-逻辑地址映射表更新该快闪存储器上所维护的该逻辑-物理地址映射表。

若判定写入该第二数据接收区块的数据原先储存于该第一数据接收区块、且其于该第一物理-逻辑地址映射表对应有尚未封存的映射资讯，则在基于该第一物理-逻辑地址映射表更新该逻辑-物理地址映射表后，该微控制器可继续利用该第一数据接收区块。在某些实施方式中，仅该第一数据接收区块上不与特定物理页共用存储单元的闲置空间为可继续利用。上述特定物理页映射资讯已封存至该逻辑-物理地址映射表。

根据本发明一种实施方式所揭示的一种快闪存储器控制方法包括以下步骤：在一随机存取存储器针对一快闪存储器多个物理区块中的一第一数据接收区块建立一第一物理-逻辑地址映射表，该快闪存储器各物理区块包括多个物理页，且该第一数据接收区块包含多阶存储单元；在该随机存取存储器针对该快闪存储器这些物理区块中的一第二数据接收区块建立一第二物理-逻辑地址映射表，该第二数据接收区块包含单阶存储单元；并且，对于原先由该第一数据接收区块储存、且于该第一物理-逻辑地址映射表对应有尚未封存的映射资讯的数据，随着将之更新至该第二数据接收区块，更以该第一物理-逻辑地址映射表更新一逻辑-物理地址映射表。该逻辑-物理地址映射表维护于该快闪存储器上。

下文特举实施例，并配合附图，详细说明本发明内容。

附图说明

图1图解了一快闪存储器100的储存空间规划；

图2A图解了多阶存储单元(MLCs)的存储内容分布；

图2B图解了单阶存储单元(SLCs)的存储内容分布；

图3图解了原先储存于物理区块A(内含多阶存储单元)的数据是标号为H_Old且是更新至物理区块B(内含单阶存储单元)且标号为H_New；

图4为方块图，根据本发明一种实施方式图解一数据储存装置400，其中建立、并动态维护主机402以及快闪存储器404之间的映射资讯；