[发明专利]低亚阈值摆幅高耐压绝缘栅隧穿晶体管及其制造方法

说明书

技术领域：

本发明涉及超大规模集成电路制造领域，涉及一种适用于高性能超高集成度集成电路制造的低亚阈值摆幅高耐压绝缘栅隧穿晶体管及其制造方法。

背景技术：

当前，集成电路单元金属氧化物半导体场效应晶体管(MOSFETs)器件沟道长度的不断缩短导致了器件亚阈值摆幅的增大，因此带来了开关特性的严重劣化和静态功耗的明显增加等短沟道效应。虽然通过改善栅电极结构的方式可使这种器件性能的退化有所缓解，但当器件尺寸进一步缩减至50纳米以下时，即便采用最优化的栅电极结构，器件的亚阈值摆幅也会随着器件沟道长度的进一步减小而增加，因此在亚50纳米领域，短沟道效应会再次导致了器件性能的恶化；此外，由于MOSFETs器件的源电极与沟道之间或漏电极沟道之间形成有陡峭的突变PN结，随着沟道长度的不断缩减，当漏源电压较大时，这种陡峭的突变PN结会发生击穿效应，从而严重影响MOSFETs器件的正向和反向耐压特性。

为解决MOSFETs器件的物理尺寸极限问题，提出了隧穿场效应晶体管(TFETs),由于其有潜质具备更好的开关特性及更低的功耗，因此有可能取代MOSFETs器件而成为下一代超大规模集成电路逻辑单元或存储单元。然而，对比于MOSFETs器件，其劣势在于亚阈值斜率只是在局部超过MOSFETs器件，并且正向导通电流很小。

为提高TFETs的电学特性，目前的主要解决方案是通过引入化合物半导体、锗化硅或锗等禁带宽度更窄的材料来生成器件的隧穿部分，并以此提升亚阈值斜率并增大导通电流。然而这样的做法不但加大了生产成本，也增加了工艺难度。此外，采用高介电常数绝缘材料作为栅极与衬底之间的绝缘介质层，只能改善栅极对沟道电场分布的控制能力，而不能从本质上提高硅材料的隧穿几率，因此对于亚阈值斜率导通电流等电学特性的改善很有限。

发明内容：

发明目的

为在兼容现有基于硅工艺技术的前提下显著提升亚50纳米级器件的正向及反向耐压特性，显著降低纳米级集成电路基本单元器件的亚阈值摆幅，并确保器件在提升开关特性的同时具有良好的正向电流导通特性，本发明提供一种适用于高性能超高集成度集成电路制造的低亚阈值摆幅高耐压绝缘栅隧穿晶体管及其制造方法。

技术方案

本发明是通过以下技术方案来实现的：

低亚阈值摆幅高耐压绝缘栅隧穿晶体管，衬底1采用单晶体硅晶圆作为形成器件的衬底，或采用SOI晶圆作为形成器件的衬底；在衬底上方形成耐压层2；发射区3、中度掺杂基区4以及集电区5彼此之间被耐压层2相互隔离；重掺杂基区6位于中度掺杂基区4的上方；发射极10位于发射区3的上方；集电极11位于集电区5的上方；导电层7位于重掺杂基区6的上方；隧穿绝缘层8位于导电层7的上方；栅电极9位于隧穿绝缘层8的上方；阻挡绝缘层12位于器件单元之间和各电极之间，对各器件单元之间和各电极之间起隔离作用。

为达到本发明所述的器件功能，本发明提出低亚阈值摆幅高耐压绝缘栅隧穿晶体管，其核心结构特征为：

导电层7、隧穿绝缘层8和栅电极9与发射极10和发射区3之间通过阻挡绝缘层12隔离；导电层7、隧穿绝缘层8和栅电极9与集电极11和集电区5之间通过阻挡绝缘层12隔离；相邻的发射区3与集电区5之间通过阻挡绝缘层12彼此隔离；相邻的发射极10与集电极11之间通过阻挡绝缘层12彼此隔离；相邻的耐压层2之间通过阻挡绝缘层12彼此隔离。

隧穿绝缘层8为用于产生绝缘栅隧穿电流的绝缘层，其厚度小于1纳米。

耐压层2的杂质浓度低于10¹⁶每立方厘米；

中度掺杂基区4与重掺杂基区6具有相同的掺杂类型，且与发射区3和集电区5具有相反的掺杂类型，且其掺杂浓度低于10¹⁷每立方厘米；

重掺杂基区6的掺杂浓度不低于10¹⁸每立方厘米；

导电层7的底部与重掺杂基区6形成欧姆接触，是金属材料，或者是同重掺杂基区6具有相同杂质类型且掺杂浓度高于10¹⁹每立方厘米的重掺杂多晶硅。

栅电极9是控制隧穿绝缘层8发生隧穿效应的电极，是控制器件开启和关断的电极。