[发明专利]高集成凹槽绝缘栅隧穿双极增强晶体管及其制造方法

说明书

技术领域：

本发明涉及超大规模集成电路制造领域，涉及一种适用于高性能超高集成度集成电路制造的高集成凹槽绝缘栅隧穿双极增强晶体管及其制造方法。

背景技术：

集成电路的基本单元金属氧化物半导体场效应晶体管(MOSFETs)沟道长度的不断缩短导致了器件开关特性的明显下降。具体表现为亚阈值摆幅随着沟道长度的减小而增大、静态功耗明显增加。虽然通过改善栅电极结构的方式可使这种器件性能的退化有所缓解，但当器件尺寸进一步缩减时，器件的开关特性会继续恶化。

对比于MOSFETs器件，近年来提出的隧穿场效应晶体管(TFETs)，虽然其平均亚阈值摆幅有所提升，然而其正向导通电流过小，虽然通过引入化合物半导体、锗化硅或锗等禁带宽度更窄的材料来生成TFETs的隧穿部分可增大隧穿几率以提升开关特性，但增加了工艺难度。采用高介电常数绝缘材料作为栅极与衬底之间的绝缘介质层，虽然能够改善栅极对沟道电场分布的控制能力，却不能从本质上提高硅材料的隧穿几率，因此对于TFETs的正向导通特性改善很有限。

发明内容：

发明目的

为在兼容现有基于硅工艺技术的前提下显著提升纳米级集成电路基本单元器件的开关特性，确保器件在降低亚阈值摆幅的同时具有良好的正向电流导通特性，本发明提供一种适用于高性能、高集成度集成电路制造的高集成凹槽绝缘栅隧穿双极增强晶体管及其制造方法。

技术方案

本发明是通过以下技术方案来实现的：

高集成凹槽绝缘栅隧穿双极增强晶体管，采用只包含单晶硅衬底1的体硅晶圆作为生成器件衬底，或采用同时包含单晶硅衬底1和晶圆绝缘层2的SOI晶圆作为生成器件的衬底；基区4位于体硅晶圆的单晶硅衬底1或SOI晶圆的晶圆绝缘层2的上方，并具有凹槽形特征；发射区3和集电区5分别位于基区4凹槽上端的两侧；发射极9位于发射区3的上方；集电极10位于集电区5的上方；导电层6位于基区4所形成的凹槽内壁底部的上方；隧穿绝缘层7位于导电层6的上方；栅电极8位于绝缘隧穿层7的上方；阻挡绝缘层11位于器件单元之间和各电极之间，对各器件单元之间和各电极之间起隔离作用。

栅电极8与基区4、发射区3和发射极9之间通过阻挡绝缘层11隔离；栅电极8与基区4、集电区5和集电极10之间通过阻挡绝缘层11隔离；相邻的基区4之间通过阻挡绝缘层11隔离；相邻的发射区3与集电区5之间通过阻挡绝缘层11隔离；相邻的发射极9与集电极10之间通过阻挡绝缘层11隔离。

为达到本发明所述的器件功能，本发明提出高集成凹槽绝缘栅隧穿双极增强晶体管及其制造方法，其核心结构特征为：

由发射区3、基区4和集电区5组成凹槽形特征，且基区4自身也具有凹槽形特征。

栅电极8两侧通过阻挡绝缘层11与基区4隔离。

栅电极8是控制隧穿绝缘层7产生隧穿效应的电极，是控制器件开启和关断的电极。

隧穿绝缘层7为用于产生栅电极隧穿电流的绝缘材料层，其上表面与栅电极8相互接触，下表面与导电层6相互接触。

隧穿绝缘层7的上表面要低于基区4凹槽两侧上表面的高度。

导电层6的下表面与基区4形成欧姆接触，是金属材料，或者是同基区4具有相同杂质类型的、且掺杂浓度大于10¹⁹每立方厘米的半导体材料。

导电层6实质为高集成凹槽绝缘栅隧穿双极增强晶体管的浮动基极，当隧穿绝缘层7发生隧穿时，电流从栅电极8经隧穿绝缘层7流动到导电层6，并为基区4供电。

发射区3与基区4之间、集电区5与基区4之间具有相反杂质类型、且发射区3与发射极9之间形成欧姆接触、集电区3与集电极10之间形成欧姆接触。