[发明专利]一种贴片式压敏电阻器模组在审

专利信息
申请号: 201410751465.0 申请日: 2014-12-09
公开(公告)号: CN104485189A 公开(公告)日: 2015-04-01
发明(设计)人: 冯志刚;毛海波;贾广平;杜士雄 申请(专利权)人: 深圳顺络电子股份有限公司
主分类号: H01C7/10 分类号: H01C7/10;H01C7/18
代理公司: 深圳新创友知识产权代理有限公司 44223 代理人: 江耀纯
地址: 518110 广东省深*** 国省代码: 广东;44
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摘要:
搜索关键词: 一种 贴片式 压敏电阻 模组
【说明书】:

技术领域

发明涉及压敏电阻,尤其涉及一种可同时用于差模和共模过电压防护的多层贴片式压敏电阻器模组。

背景技术

贴片式压敏电阻已经在超轻、超薄整机的电源线路上得到了广泛的应用,可用于雷电及浪涌过电压防护,如通信电源模块、超薄型充电器/适配器、网通产品、安防监控、LED照明等领域。对于通信电源,因其使用环境严酷及小型化整机要求,对DC-DC(直流-直流变换)电源线路的保护要求日益完善严密,在多重保护功能的要求下,需要的贴片式压敏电阻数量便增多,造成了占用较大的PCB面积,不但使线路复杂化,也不符合产品微型化的发展趋势。

发明内容

本发明的主要目的在于提出一种同时具备差模和共模过电压防护功能的贴片式压敏电阻器模组,以解决电源线路保护中多重保护功能和贴片式压敏电阻数量之间存在的技术矛盾。

一种贴片式压敏电阻器模组,包括压敏陶瓷基体、外电极和内电极,所述外电极包括至少三个分布于所述压敏陶瓷基体的一侧面上的侧外电极,所述内电极包括至少三组侧内电极,所述侧内电极中包括一组公共地线电极;各所述侧外电极分别与一组所述侧内电极相连,其中,每组所述侧内电极包括一个电极片或上下层叠的多个电极片,所述电极片之间为压敏陶瓷介质;在除所述公共地线电极以外的其他组侧内电极中:至少一组侧内电极的至少一个电极片与所述公共地线电极中的至少一个电极片在层叠方向上具有交错重合部分;在除所述公共地线电极以外的其他组侧内电极中:至少两组侧内电极之间的部分电极片在层叠方向上具有交错重合部分。本方案中,在一个陶瓷基体内,集成多组侧内电极,并以其中一组侧内电极作为公共地线电极,通过将公共地线电极的电极片分别与其他组侧内电极的电极片进行单独交错重叠,从而,在多个与所述公共地线电极分别单独具有交叠部分的侧内电极和公共地线电极之间,形成多个独立运作的共模防护压敏电阻,将需要保护的直流线路连接于相应的侧外电极(此处“相应的侧外电极”是指:与形成共模防护压敏电阻的侧内电极相连的侧外电极),即可实现对地的共模过电压防护;另外,在本方案中,由于在公共地线电极以外的其他组侧内电极之中,至少两组所述侧内电极之间设计有交错重合部分,在具有交错重合部分的两组侧内电极之间可以形成一个差模防护压敏电阻,因此,可以形成多个差模防护压敏电阻,每个差模防护压敏电阻可以对连接于相应两个侧外电极(此处的“相应两个侧外电极”是指:与形成差模防护压敏电阻的两组侧内电极相连的两个侧外电极)之间的直流线路进行差模过电压防护。在前述交错重合形成差/共模防护压敏电阻的方案中,形成的压敏电阻的电容量与电极片之间的重叠面积、中间介质层厚度有关,通流容量与电极片之间的重叠面积有关,而压敏电压与中间介质层厚度有关,因此,可以通过调整中间介质层的厚度和电极片之间的重合面积而形成不同电容量、通流容量和压敏电压的大小,设计非常灵活,在一个陶瓷基体内可以同时形成多个共模防护压敏电阻和多个差模防护压敏电阻,极大地减少了PCB上的占用面积和空间,为电子线路提供更多的便利。

优选地,所述压敏陶瓷基体呈长方体,所述侧外电极分布于长方体的第一长-高侧面上。

优选地,所述压敏陶瓷基体的第二长-高侧面上设有端电极,用于焊接固定所述模组,所述端电极不与所述内电极相连。

优选地,所述压敏陶瓷基体的材料为氧化锌压敏陶瓷和/或氧化锡压敏陶瓷。优选地,所述外电极为纯银电极、银钯铂合金电极或银镍锡三层复合电极,并可进行焊接。

优选地,所述内电极的材料为银、钯、铂三种金属中的一种或几种。

优选地,所述电极片的厚度为2~10um,宽度不超过所述侧外电极的宽度。如果电极片太薄,则烧结后容易断裂导致容易开路,如果太厚,则烧结后容易导致基体内部压敏陶瓷介质分层。

综上,本发明的前述技术方案提供了一种集成度高、同时具有差模和共模过电压防护的压敏电阻产品,并且设计灵活,可以满足压敏电阻的不同参数需求。

附图说明

图1是本发明实施例1提供的贴片式压敏电阻器模组的结构透视图;

图1-1是图1的贴片式压敏电阻器模组中第一层电极片单元的俯视图;

图1-2是图1的贴片式压敏电阻器模组中第二层电极片单元的俯视图;

图1-3是图1的贴片式压敏电阻器模组中第三层电极片单元的俯视图;

图1-4是图1的贴片式压敏电阻器模组中第四层电极片单元的俯视图;

图1-5是图1的贴片式压敏电阻器模组的内电极叠层顺序图;

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