[发明专利]半导体元件及其制造方法

权利要求书

1.一种半导体元件，其特征在于，包括：

衬底；

存储元件，位于所述衬底上；以及

选择晶体管，位于所述衬底上，与所述存储元件电连接，其包括：

选择栅极，位于所述衬底上；

第一介电层，具有第一厚度，所述第一介电层位于所述选择栅极与所述衬底之间；以及

第二介电层，具有第二厚度，所述第二介电层位于所述选择栅极与所述衬底之间，且与所述第一介电层相邻，

其中所述第一介电层比所述第二介电层邻近所述存储元件，且所述第一厚度大于所述第二厚度。

2.根据权利要求1所述的半导体元件，其特征在于，所述第二厚度与所述第一厚度的比介于1/10至2/3之间。

3.根据权利要求1所述的半导体元件，其特征在于，所述第一厚度介于60埃至160埃之间。

4.根据权利要求1所述的半导体元件，其特征在于，所述第二厚度介于16埃至40埃之间。

5.根据权利要求1所述的半导体元件，其特征在于，所述第一介电层的长度大于所述第一介电层与所述第二介电层的长度总和的1/5。

6.根据权利要求5所述的半导体元件，其特征在于，所述第一介电层的长度介于所述第一介电层与所述第二介电层的长度总和的1/5至1/2之间。

7.根据权利要求1所述的半导体元件，其特征在于，所述存储元件包括：

控制栅极，位于所述衬底上；以及

电荷存储层，位于所述控制栅极与所述衬底之间。

8.根据权利要求7所述的半导体元件，其特征在于，所述选择栅极的长度大于所述控制栅极的长度。

9.根据权利要求7所述的半导体元件，其特征在于，还包括：

第一掺杂区，位于相邻的两个所述选择栅极之间的所述衬底中；

第二掺杂区，位于所述选择栅极与所述控制栅极之间的所述衬底中；以及

第三掺杂区，位于所述控制栅极未与所述选择栅极相邻的一侧的所述衬底中。

10.根据权利要求9所述的半导体元件，其特征在于，还包括阱区，位于所述衬底中，其中所述第一掺杂区、所述第二掺杂区以及所述第三掺杂区位于所述阱区中，且所述阱区为第一导电型；所述第一掺杂区、所述第二掺杂区以及所述第三掺杂区为第二导电型。

11.一种半导体元件的制造方法，其特征在于，包括：

提供衬底；

在所述衬底上形成图案化的电荷存储材料层，其中所述图案化的电荷存储材料层包括第一开口，裸露出所述衬底；

在所述第一开口裸露的所述衬底上形成第一介电材料层；

在所述衬底上形成掩模层，所述掩模层包括第二开口，裸露出所述第一介电材料层；

以所述掩模层为掩模，移除所述第二开口裸露的所述第一介电材料层，以形成图案化的第一介电材料层，其中所述图案化的第一介电材料层包括第三开口，裸露出所述衬底；

移除所述掩模层；

在所述第三开口裸露的所述衬底上形成第二介电材料层；

在所述衬底上形成至少两个控制栅极，并在所述控制栅极之间形成至少两个选择栅极，其中每一选择栅极覆盖部分所述图案化的第一介电材料层与部分所述第二介电材料层，每一控制栅极覆盖部分所述电荷存储材料层；以及

移除未被所述选择栅极覆盖的所述图案化的第一介电材料层与所述第二介电材料层，以形成至少两个第一介电层以及至少两个第二介电层，以及移除未被所述控制栅极覆盖的所述图案化的电荷存储材料层，以形成至少两个电荷存储层，

其中每一第一介电层具有第一厚度，每一第二介电层具有第二厚度，所述第一厚度大于所述第二厚度。

12.根据权利要求11所述的半导体元件的制造方法，其特征在于，还包括：

在相邻的两个所述选择栅极之间的所述衬底中形成第一掺杂区；

在每一选择栅极与相邻的控制栅极之间的所述衬底中分别形成第二掺杂区；以及

在每一控制栅极未与所述选择栅极相邻的一侧的所述衬底中分别形成第三掺杂区。