[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种自对准源漏接触的FinFET及其制造方法。

背景技术

随着器件尺寸等比例缩减至22nm技术以及以下，诸如鳍片场效应晶体管(FinFET)和三栅(tri-gate)器件的三维多栅器件成为最有前途的新器件技术之一，这些结构增强了栅极控制能力、抑制了漏电与短沟道效应。

对于传统工艺而言，通过如下的步骤来对包括FinFET、tri-gate器件的CMOS器件进行栅极图形化以及形成接触，以便实现隔离的功能器件：

1、采用布线-切割(line-and-cut)双光刻图形化技术以及随后刻蚀栅极堆叠来对栅极图形化；

2、采用统一特征尺寸和节距(pitch)来沿一个方向印刷用于栅极图形化的平行线条；

3、仅在预定的网格节点处布置栅极线端(尖端)；

4、通过在形成器件间绝缘介质层之后光刻以及刻蚀来形成用于器件栅极电极和源/漏极的导电接触孔。

上述方法具有一些优点：

1、简化了适用于特殊照明模式的光刻；

2、消除了使光刻、刻蚀和OPC复杂化的许多邻近效应。

FinFET和三栅器件与平面CMOS器件不同，是三维(3D)器件。通常，通过选择性干法或者湿法刻蚀在体衬底或者SOI衬底上形成半导体鳍片，然后横跨鳍片而形成栅极堆叠。三维三栅晶体管在垂直鳍片结构的三个侧边上均形成了导电沟道，由此提供了“全耗尽”运行模式。三栅晶体管也可以具有连接起来的多个鳍片以增大用于更高性能的总驱动能力。

然而，随着FinFET器件进入22nm技术节点并且进一步缩减，对于3DFinFET、尤其是对于SOIFinFET而言，难以在纳米尺寸的鳍片源漏区上形成自对准的源漏接触，接触与栅极之间的间距难以精确控制，容易造成器件互连错误，导致器件失效、可靠性降低。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提高FinFET源漏接触的可靠性。

为此，本发明提供了一种半导体器件，包括：多个鳍片，在衬底上沿第一方向延伸；多个栅极堆叠和多个接触线条，在衬底上沿第二方向延伸并跨越多个鳍片；绝缘层，填充在多个栅极堆叠和多个接触线条之间；源漏区，在多个鳍片中、分布在多个栅极堆叠两侧；其中，相邻两个栅极堆叠之间有一个或多个接触线条，接触线条在源漏区上构成源漏接触。

其中，衬底为厚衬底或SOI衬底。

其中，多个栅极堆叠的每一个包括高k材料的栅极绝缘层以及金属材料的栅极导电层。

其中，源漏区上包括金属硅化物。

其中，多个栅极堆叠和多个接触线条具有相同的间距和尺寸。

其中，多个栅极堆叠和多个接触线条沿第二方向的起始位置和/或长度相同。

其中，多个栅极堆叠的每一个两侧为源区或漏区之一，多个接触线条两侧为同一个源区或漏区。

本发明还提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个鳍片；在衬底上形成沿第二方向延伸并跨越多个鳍片的多个牺牲栅极堆叠和多个牺牲接触堆叠；在多个鳍片中、多个牺牲栅极堆叠的两侧形成源漏区；在多个牺牲栅极堆叠和多个牺牲接触堆叠之间形成绝缘层；选择性刻蚀去除多个牺牲栅极堆叠，在绝缘层中留下第一开口，在第一开口中填充多个栅极堆叠；选择性刻蚀去除多个牺牲接触堆叠，在绝缘层中留下第二开口，在第二开口中填充多个接触线条。

其中，多个牺牲栅极堆叠和多个牺牲接触堆叠的每一个包括衬垫层、牺牲层、盖层。

其中，衬垫层包括氧化硅，牺牲层包括非晶硅、多晶硅、非晶锗、非晶碳、类金刚石无定形碳(DLC)及其组合，盖层包括氮化硅、氮氧化硅及其组合。

其中，多个牺牲栅极堆叠和多个牺牲接触堆叠具有相同的间距和尺寸，沿第二方向的起始位置和/或长度相同。

其中，离子注入形成轻掺杂源漏区和/或重掺杂源漏区。

其中，采用共形沉积工艺形成绝缘层。

其中，在绝缘层中留下第一开口的步骤进一步包括：形成至少覆盖多个牺牲接触堆叠而暴露多个牺牲栅极堆叠的掩模，刻蚀去除多个牺牲栅极堆叠的盖层直至暴露牺牲层，依次刻蚀牺牲层、衬垫层直至暴露多个鳍片。

其中，多个栅极堆叠的每一个包括高k材料的栅极绝缘层以及金属材料的栅极导电层。