[发明专利]半导体装置及其制作工艺

说明书

本发明公开一种半导体装置及其制作工艺，该半导体装置包含一基底；一外延结构；以及一沟槽。该外延结构位于该基底内。该沟槽位于该外延结构内，其中该沟槽在垂直该基底的方向上具有一截面，该截面的至少一部分自该沟槽的开口向下逐渐扩张。

技术领域

本发明涉及一种半导体装置及其制作工艺，特别是涉及一种具有沟槽的外延结构的半导体装置及其制作工艺。

背景技术

在半导体集成电路的制作工艺中，金属氧化物半导体(metal-oxide-semiconductor；MOS)晶体管是一种极重要的电子元件，而随着半导体元件的尺寸越来越小，MOS晶体管的制作工艺步骤也有许多的改进，以制造出体积小而高品质的MOS晶体管。

现有的MOS晶体管制作工艺是在半导体基底上形成栅极结构之后，再于栅极结构相对两侧的基底中形成轻掺杂漏极结构(lightly doped drain；LDD)。接着于栅极结构侧边形成间隙壁(spacer)，并以此栅极结构及间隙壁做为掩模，再进行离子注入步骤，以于半导体基底中形成源极/漏极区域。而为了要将晶体管的栅极与源极/漏极区域适当电连接于电路中，因此需要形成接触插塞(contact plug)来进行导通。通常接触插塞的材质为钨(W)、铝、铜等金属导体，然而其与栅极结构、源极/漏极区域等多晶或单晶硅等材质之间的直接导通并不理想；因此为了改善金属插塞与栅极结构、源极/漏极区之间的欧米接触(Ohmi contact)，通常会在栅极结构与源极/漏极区域的表面再形成一金属硅化物(silicide)。

然而，现阶段的金属硅化物制作工艺仍有许多待改进的缺点，因此如何改良现行制作工艺以提升MOS晶体管的效能即为现今一重要课题。

发明内容

本发明的目的在于提供一种新颖的半导体装置，其接触插塞与源极/漏极之间具有较低的接触电阻值(contact resistance；Rc)，而能达到优选的效能。

本发明另一目的在于提供一种半导体装置的制作工艺，其可有效增加接触插塞与源极/漏极的接触面积，进而降低两者之间的接触电阻值。

本发明的目的在于提供一种半导体装置，其包含一基底；一外延结构；以及一沟槽。该外延结构位于该基底内。该沟槽位于该外延结构内，其中该沟槽在垂直该基底的方向上具有一截面，该截面的至少一部分自该沟槽的开口向下逐渐扩张。

本发明的另一目的在于提供一种半导体装置的制作工艺，包含下列步骤。首先，在一基底上形成一第一沟槽。接着，在该第一沟槽内形成一外延结构。之后，在该外延结构内形成一第二沟槽，其中该第二沟槽在垂直该基底的方向上具有一截面，该截面的至少一部分自该第二沟槽的开口向下逐渐扩张。

本发明的半导体制作工艺，主要是在接触孔蚀刻制作工艺中，先形成位于介电层内的接触孔，再进一步穿过接触孔，而于栅极结构两侧基底的外延结构内形成一沟槽。该沟槽具有由上而下逐渐扩张的截面形状，由此，可使随后形成的金属硅化物结构形成在该沟槽的一内表面，因而可有效降低接触插塞与金属硅化物之间的电阻。

附图说明

图1至图6为本发明第一实施例中半导体制作工艺的步骤示意图；

图7至图8为本发明第二实施例中半导体制作工艺的步骤示意图；

图9为本发明第二实施例的一变化型的的步骤示意图；

图10为本发明第二实施例的另一变化型的步骤示意图。

主要元件符号说明

300 基底

310 接触孔

320 鳍状结构

330 接触插塞

331 阻障层