[发明专利]半导体元件

说明书

本发明公开了一种半导体元件，包括形成于基板中的高压及低压金属氧化物半导体。高压金属氧化物半导体包括第一导电型与第一掺杂程度的第一半导体区、第一导电型与第二掺杂程度的第二半导体区、第二导电型的第三半导体区、及第一导电型的第四半导体区。第二掺杂程度低于第一掺杂程度。第一、第二、第三、与第四半导体区是依序沿第一方向排列，且分别是高压金属氧化物半导体的漏极区、漂移区、通道区、与源极区。低压金属氧化物半导体包括第四半导体区、第二导电型的第五半导体区、与第一导电型的第六半导体区。第四、第五、与第六半导体区是依序沿第二方向排列，且分别是低压金属氧化物半导体的漏极区、通道区、与源极区。第二方向不同于第一方向。

技术领域

本发明是有关于一种半导体元件，且特别是有关于一种高压静电放电防护(highvoltage electrostatic discharge(ESD)protection)元件。

背景技术

双载子-互补金属氧化物半导体-双重扩散金属氧化物半导体(Bipolar-CMOS-DMOS(BCD)，其中CMOS代表「互补式金属氧化物半导体」，DMOS代表「双重扩散式金属氧化物半导体」)以及三阱工艺技术(triple well process)已广泛地使用于高压半导体元件的应用上，例如是静电放电防护(ESD protection)。一般而言，高压静电放电防护元件的静电放电防护效能取决于元件的栅极的总宽度及元件的表面或侧面标尺(lateral rule)。对于尺寸较小的高压静电放电防护元件而言，其表面-体积比(surface-bulk ratio)相较于较大尺寸的元件是更大，因而尺寸较小的高压静电放电防护元件在元件的效能上具有较大的影响力。因此，在相对较小尺寸的元件中取得优良的静电放电防护效能是更具有挑战性。再者，由于元件的操作电压增加，芯片上的静电放电防护的设计亦变得更具挑战性。

高压静电放电防护元件通常具有低导通电阻(on-state resistance，RDS-on)的特性。当静电放电产生时，静电放电的电流容易集中在靠近高压防护元件的表面或是源极之处，因而于表面结区域(surface junction region)导致高电流密度及电场，并在这些区域造成物理性的破坏。因此，相较于具有较大导通电阻的元件，高压防护元件的表面对于其效能可能具有较大的影响，且表面及侧面标尺因而在高压防护元件中扮演了更重要的角色。

高压防护元件的其他特性包括例如是高崩溃电压(breakdown voltage)，崩溃电压通常高于高压防护元件的操作电压。又，高压元件的触发电压Vtl(trigger voltage，V_t1)通常远高于高压元件的崩溃电压。因此，在静电放电的过程中，在高压防护元件导通以提供静电防护之前，受到防护的元件或是内部电路(亦称作防护元件/电路)可能会面临损坏的风险。一般而言，为了降低高压防护元件的触发电压，可能需要再构建一个额外的外部静电放电侦测电路。

高压防护元件通常具有低保持电压(holding voltage)的特性。低保持电压可能导致高压防护元件被不想要的噪声、或开机峰值电压(power-on peak voltage)或突波电压(surge voltage)所触发，因而在正常操作过程中可能发生闩锁(latch-up)效应。再者，高压防护元件可能具有场板效应(field plate effect)。亦即，高压防护元件中电场的分布对于连接于不同元件或连接于元件的不同部分的线路的配线(routing)是敏感的。静电放电的电流更易于集中在靠近高压元件的表面或是源极之处。

发明内容