[发明专利]半导体器件及其制造方法

说明书

半导体器件，包括：多个鳍片结构，在衬底上垂直突起，沿第一方向延伸；源漏区，形成在每个鳍片结构的沿第一方向的两端；沟道区，包含多个纳米线，沿第一方向连接在源漏区之间；栅极堆叠结构，沿第二方向延伸，包围了每个纳米线。依照本发明的半导体器件及其制造方法，在鳍片状源漏区之间形成纳米线的沟道，节省了工艺成本，降低了工艺复杂度，并有效提高栅控能力和器件密度。

技术领域

本发明涉及半导体技术领域，具体地涉及一种具有纳米线沟道的鳍片场效应晶体管(FinFET)及其制造方法。

背景技术

为了应对半导体器件的不断小型化所带来的挑战，已经提出了多种高性能器件，特别是在当前的亚20nm技术中，三维多栅器件(FinFET或Tri--gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。

例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOIMOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。然而，FinFET等三维多栅器件制造过程中，通过例如后栅工艺形成的栅极材料需要采用CMP等工艺平坦化直至露出层间介质层(ILD)，增加了工艺复杂度并且存在因为CMP工艺自身局限性带来碟形凹陷的可能，降低了可靠性。此外，FinFET工艺往往采用两次光刻工艺形成PTSL注入，耗时长且存在光刻工艺对准精度的问题。这些局限使得传统的FinFET在更小尺寸(例如10nm以下)无法获得预期的更强的栅控能力、减小的短沟道效应。

另一方面，应对小型化挑战的另一技术分支是纳米线技术，通常在源漏区的衬垫(pad)上通过刻蚀或者涂布设置形成纳米硅线或者碳纳米管，形成器件的极窄沟道区。这种纳米线器件能够有效增强载流子迁移率，并允许可能的弹道传输，极大提高器件性能。然而，纳米线工艺需要形成额外的pad支撑，对于器件刻蚀工艺的精度以及机械性能控制要求极高。此外，为了增强栅控能力，纳米线沟道上方的栅极往往是通过后栅工艺制造的金属栅极，工艺复杂成本高昂。进一步地，源漏区为了支撑衬垫结构，往往在平视图中占地面积较大，影响了器件集成度。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种节省工艺成本、降低工艺复杂度并有效提高栅控能力和器件密度的纳米线FinFET及其制造方法。

为此，本发明提供了一种半导体器件制造方法，包括：在衬底上形成沿第一方向延伸的多个第一掩模图形；在衬底上形成沿第二方向延伸的假栅极堆叠结构，跨越多个第一掩模图形；以多个第一掩模图形以及假栅极堆叠结构为掩模，刻蚀衬底，形成多个沿第一方向延伸的鳍片结构，鳍片结构沿第二方向的侧面具有从衬底突起的台面；在鳍片结构中、假栅极堆叠结构沿第一方向的两侧，形成源漏区；去除假栅极堆叠结构，露出第一掩模图形；以第一掩模图形为掩模，刻蚀衬底以及台面，形成多个纳米线构成的沟道区。

其中，采用侧墙转移工艺形成多个第一掩模图形，具体包括：在衬底上形成沿第一方向延伸的多个准备图形；在准备图形和衬底上形成绝缘介质材料层；各向异性刻蚀绝缘介质材料层，仅在准备图形侧面留下侧墙结构；刻蚀去除准备图形，留下的侧墙结构构成了多个第一掩模图形。

其中，采用常规的光刻/刻蚀工艺形成第一掩模图形，具体包括在衬底上形成掩模材料层，在掩模材料层上通过常规的曝光、显影工艺形成沿第一方向延伸的多个光刻胶图形，以光刻胶图形为掩模刻蚀掩模材料层形成多个第一掩模图形。

其中，假栅极堆叠结构包括假栅极绝缘层、假栅极导电层、以及假栅极盖层。

其中，假栅极盖层为单层结构和/或ONO多层结构。