[发明专利]一种数字频率计的控制装置

说明书

技术领域

本发明属于电子技术与测控技术领域，涉及一种数字频率计的控制装置。

背景技术

目前，在电子工程、资源勘探、仪器仪表等相关应用中，频率计是工程技术人员必不可少的测量工具，频率测量也是电子测量技术中最基本最常见的测量之一。近年来测频模块的构建主要采用MCU+CPLD/FPGA的结构形式，即以MCU为核心完成接口、时序控制，以CPLD/FPGA为核心完成频率测量功能。但是这种结构的接口电路相对复杂，需要设计单片机与CPLD/FPGA程序，且没有充分地利用CPLD/FPGA丰富的逻辑资源。

发明内容

本发明所解决的技术问题在于提供涉及一种数字频率计的控制装置，以解决上述背景技术中的缺点。

本发明所解决的技术问题采用以下技术方案来实现：

一种数字频率计的控制装置，包括PLL锁相倍频模块、标准时钟计数器、锁存器、CPU、液晶显示屏、同步使能模块、信号调理模块、信号计数器、键盘输入装置，所述的PLL锁相倍频模块连接标准时钟计数器和CPU，所述的信号调理模块连接同步使能模块和信号计数器，所述的同步使能模块连接标准时钟计数器，标准时钟计数器连接锁存器，锁存器连接CPU，所述的信号计数器接锁存器，锁存器连接CPU，所述的CPU连接有液晶显示屏和键盘输入装置。

本发明该数字频率计装置的工作原理是：

根据被测信号频率的大小，通过键盘输入不同的门控信号，NiosII软核处理器将其输入至同步电路与被测信号一起产生同步使能信号，用于控制计数器和锁存器的同步工作和异步清零，被测脉冲信号经过信号调理后送至被测信号计数器，在同步使能信号的控制下进行计数，并将计数结果存入锁存器，晶振通过PLL锁相倍频模块电路产生100MHz的标准信号时钟频率和50MHz的NiosII软核处理器的时钟频率，在同步使能信号的控制下，标准时钟计数器对标准时钟信号进行计数，并将计数结果存入锁存器，NiosII软核处理器将输入的数据进行相应的处理后送至液晶屏显示输出。

有益效果

本发明具有以下优点：

1）小巧、便携，FPGA的使用突破传统电子系统设计的瓶颈，减小了体积，提高了性能，该装置特适于室外和野外作业；

2）功耗低、节能。FPGA的功耗小，而且该数字频率计的待机时间长；

3）测量精度高，工作可靠，在量程范围内，测量频率误差小于0.1%，在测频率区域能保持恒定的测试精度；

4）性价比高：新一代FPGA内核资源极为丰富，能实现嵌入系统软的设计和软件硬件协同设计，在性能和价格上有极大的优势；

5）设计方式灵活，FPGA的设计方式非常灵活，可以对系统进行扩充和升级，具有较好的应用前景。

附图说明

图1为本发明的结构示意图。

具体实施方式

参见图1，一种数字频率计的控制装置，包括PLL锁相倍频模块1、标准时钟计数器2、锁存器3、CPU4、液晶显示屏5、同步使能模块6、信号调理模块7、信号计数器8、锁存器9、键盘输入装置10，所述的PLL锁相倍频模块1连接标准时钟计数器2和CPU4，所述的信号调理模块7连接同步使能模块6和信号计数器8，所述的同步使能模块6连接标准时钟计数器7，标准时钟计数器7连接锁存器3，锁存器3连接CPU4，所述的信号计数器8连接锁存器9，锁存器9连接CPU4，所述的CPU4连接有液晶显示屏5和键盘输入装置10。

根据被测信号频率的大小，通过键盘输入装置10输入不同的门控信号，CPU4将其输入至同步电路与被测信号一起产生同步使能信号，用于控制标准时钟计数器2和锁存器3的同步工作和异步清零，被测脉冲信号经过信号调理后送至被测信号计数器8，在同步使能模块6的控制下进行计数，并将计数结果存入锁存器9，晶振通过PLL锁相倍频模块1电路产生100MHz的标准信号时钟频率和50MHz的CPU4的时钟频率，在同步使能模块6的控制下，标准时钟计数器2对标准时钟信号进行计数，并将计数结果存入锁存器3，CPU4将输入的数据进行相应的处理后送至液晶显示屏5显示输出。

以上显示和描述了本发明的基本原理和主要特征及本发明的优点，本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内，本发明要求保护范围由所附的权利要求书及其等效物界定。