[发明专利]三维叠层半导体结构及其制造方法

说明书

本发明公开了一种三维叠层半导体结构及其制造方法，该三维叠层半导体结构，包括：多个叠层垂直形成于一基板上且相互平行，一介电层形成于叠层上；多个导电塞独立形成于介电层处；和一金属氧化物半导体(MOS)层形成于介电层上。这些叠层其中之一包括多个多层柱体，各多层柱体包括多层绝缘层和多层导电层交替叠层而成。MOS层包括多个MOS结构分别与导电塞电性连接，以做为层选择器而选择和译码待操作的层平面。

技术领域

本发明是有关于一种三维叠层半导体结构及其制造方法，且特别是有关于一种三维叠层半导体结构其于叠层存储单元和金属绕线(metal routes)之间形成一金属氧化物半导体(MOS)层(source contacts)以做为层选择之用，及其结构的制造方法。

背景技术

非易失性存储器元件在设计上有一个很大的特性是，当存储器元件失去或移除电源后仍能保存数据状态的完整性。目前业界已有许多不同型态的非易失性存储器元件被提出。不过相关业者仍不断研发新的设计或是结合现有技术，进行存储单元平面的叠层以达到具有更高储存容量的存储器结构。例如已有一些三维叠层与非门(NAND)型闪存结构被提出。然而，传统的三维叠层存储器结构仍有一些问题需要被解决。

图1为一种3D叠层半导体结构的立体图。图1中是绘示一种3DNAND存储器阵列结构为例做说明。3D叠层半导体结构包括阵列区域11和扇出区域(fan-out region)13。多层阵列是形成于一绝缘层上，并包括多条字线125-1WL、...、125-N WL，其与多个叠层等向性地形成。多个叠层包括半导体条112、113、114、115。相同平面中的半导体条是通过阶梯结构(亦称为位线结构)而电性耦接在一起。阶梯结构102B、103B、104B、105B(又称接垫结构/位线接垫)终结半导体条(例如半导体条102、103、104、105)。如图中显示的，这些阶梯结构102B、103B、104B、105B被电连接至不同的位线，以供连接至译码电路，用于选择此阵列之内的平面。叠层的半导体条102、103、104、105具有源极线端至位线端方向。叠层的半导体条102、103、104、105于一端由阶梯结构(接垫结构/位线接垫)102B、103B、104B、105B所终结，通过串行选择线(SSL，string selection lines)栅极结构109、接地选择线GSL 127、字线125-N WL至125-1WL、接地选择线GSL 126，而于另一端由一源极线所终结(被图的其他部分遮住)。叠层的半导体条112、113、114、115于一端由阶梯结构112A、113A、114A、115A所终结，通过SSL栅极结构119、接地选择线GSL 126、字线125-1WL至125-N WL、接地选择线GSL 127，而于另一端由源极线128所终结。源极线128包括交错叠层的绝缘层(如氧化层)和导电层(如多晶硅作为栅极材料)，并有垂直于叠层结构的接触孔与孔内填充的导电材料以使各层的导电层外接。

然而，如图1所示的串行选择线(SSL)在工艺上不易制作。当3D叠层半导体结构的尺寸缩小且需要构建更多的层数和更紧密的元件间距时，工艺窗口(process window)则十分狭窄，制作更为不易。

另外，业者亦提出有PNVG结构，为另一种型态的3D叠层垂直栅极半导体结构，而PN二极管的反向偏压漏电流，(reverse bias leakage)对PNVG结构至关重要，以避免增加通道潜在漏电流(boosted channel potential leakage)。译码期间，PNVG结构需要复杂精细的操作波形以避免PN接面漏电流，亦有一种三相编程方法(three-phase programmingmethod)已经被提出用来进行PNVG结构的译码。然而，此编程方法十分复杂，且也不容易形成P+/N。

发明内容

本发明是有关于一种三维叠层半导体结构及相关的制造方法。根据实施例，一金属氧化物半导体(metal-oxide-semiconductor，MOS)层是形成于金属绕线(metal routes)和三维叠层存储单元之间。