[发明专利]一种跨时钟域同步器内部常数测试电路和方法

说明书

技术领域

本发明属于电子技术领域，特别是涉及一种跨时钟域同步器内部常数测试电路和方法。

背景技术

随着电子硬件设计规模的增大和片上系统(SOC,System On Chip)的出现，现场可编程门阵列(FPGA，Field Programmable Gate Array)和专用集成电路(ASIC，Application Specific Integrated Circuit)设计中跨时钟域信号电路也相应增多，从而致使电路中由跨时钟域引起的亚稳态的概率也增多。因此由两个寄存器级联或者更多级寄存器的级联构成的同步电路被广泛使用，如图1所示，本文把该电路称为同步器。而FPGA、ASIC工艺的不断进步对亚稳态的解决造成不利影响，极大恶化了现有同步器的性能。同一设计中跨时钟域信号的增多和所用器件解决亚稳态效率的降低，会使FPGA电路整体的可靠性下降，增加了设计失败的风险。因此，评估FPGA中使用的同步器能否满足设计的可靠性需求显得尤为重要。

目前主要利用公式进行同步器可靠性评估(其中F_d为输入同步器的数据转换频率，F_c为接收时钟域的时钟频率，T为接收时钟域的时钟周期，i+1为同步器中寄存器的个数，C₁、C₂为同步器内部常数：C₁为窗口常数，C₂为时间常数)。两级寄存器构成的同步器则使用MTBF=1FdFcC1exp(TC2)=1FdFcC1exp(λTC2M+(1-λ)TC2S)]]>进行评估(其中C_2M为同步器中寄存器的主锁存器的时间常数，C_2S为同步器中寄存器的从锁存器的时间常数，λ为目的时钟域时钟的占空比)。从上述公式中可知，为了对同步器进行平均无故障时间(MTBF)评估，除了从具体应用中可知的F_d，F_c，T，λ四个外部影响参量外，还必须测量出C₁、C₂两个跟器件相关的内部常数。目前可使用如图2所示的测试电路来得到内部常数C₁、C₂，其中CLK1为第一时钟域的时钟信号，CLK2为第二时钟域中的时钟信号，待测试的寄存器为待测寄存器B；待测寄存器B的输出被寄存器C和寄存器D分别在CLK2全周期后和半周期后采样。当两个寄存器采样值不同时，亚稳态就被检测出来。由于待测试单元B在半个CLK2时钟周期后被寄存器D采样，在时钟的高电平期间待测寄存器B只有主锁存器进行亚稳态的恢复工作，因此该电路仅能测出寄存器的主锁存器的时间常数C_2M，并不能测出寄存器完整的时间常数C₂。根据公式当寄存器中的C_2M和C_2s相等时，时间常数C₂的值可以用测量出的C_2M的值替代。若该寄存器的主锁存器和从锁存器工艺参数不同时，用C_2M的值替代C₂则会导致同步器内部常数测试结果不准确，从而影响同步器MTBF评估的准确度。