[发明专利]混合存储器以及基于MTJ的MRAM位单元和阵列

说明书

本发明描述了用于混合eDRAM和MRAM存储器单元的装置，其包括：具有第一端子和第二端子的电容器；第一晶体管，其具有耦合到第一字线(WL)的栅极端子、耦合到位线(BL)的源极端子/漏极端子、和耦合到所述电容器的所述第一端子的漏极端子/源极端子；具有第一端子和第二端子的电阻存储器元件，所述电阻存储器元件器件的所述第一端子耦合到所述电容器的所述第一端子；以及第二晶体管，其具有耦合到第二WL的栅极端子、耦合到源线(SL)的源极端子/漏极端子、和耦合到所述电阻存储器元件器件的所述第二端子的漏极端子/源极端子。

背景技术

具有非易失性的片上嵌入式存储器使得可以实现能量和计算效率。然而，诸如STT-MRAM(自旋转移扭矩磁性随机存取存储器)之类的主要的嵌入式存储器选项在位单元的编程(即，写入)期间会出现高电压和高电流密度的问题。另一方面，eDRAM(嵌入式动态随机存取存储器)由于其选择晶体管中的泄漏而会出现低保持时间的问题。

附图说明

根据以下给出的具体实施方式并且根据本公开内容的各种实施例的附图，本公开内容的实施例将得到更加全面的理解，然而这些附图不应该被理解为将本公开内容限制于特定实施例，而是仅出于解释和理解的目的。

图1A示出了用于STT-MRAM的两端子1T-1MTJ位单元。

图1B示出了三端子1T-1C eDRAM位单元。

图2示出了根据本公开内容的一个实施例的四端子混合集成MRAM(磁性随机存取存储器)和eDRAM位单元。

图3示出了根据本公开内容的一个实施例的图2的四端子混合集成MRAM和eDRAM位单元的布局的顶视图。

图4A示出了根据本公开内容的一个实施例的图3的布局的第一截面视图。

图4B示出了根据本公开内容的一个实施例的图3的布局的第二截面视图。

图4C示出了根据本公开内容的一个实施例的图3的布局的第三截面视图。

图5示出了根据本公开内容的一个实施例的混合集成MRAM和eDRAM位单元的阵列。

图6示出了根据本公开内容的一个实施例的用于形成混合集成MRAM和eDRAM位单元的方法的流程图。

图7是根据本公开内容的一个实施例的具有混合集成MRAM和eDRAM位单元的智能设备或计算机系统或SoC(片上系统)。

具体实施方式

图1A示出了用于STT-MRAM的两端子1T-1MTJ(即，一个晶体管和一个磁性隧道结)位单元100。此处，MTJ器件串联耦合到n型选择晶体管MN。n型选择晶体管MN的栅极端子耦合到字线(WL)。n型选择晶体管MN的源极端子/漏极端子耦合到源线(SL)，并且n型选择晶体管MN的漏极端子/源极端子耦合到MTJ的一端。MTJ的另一端耦合到位线(BL)。

用于位单元100的读取和写入电流路径相同，产生了许多设计权衡。例如，相较于写入操作期间，MTJ器件在读取操作期间需要较高的电阻。然而，用于传递读取和写入电流的相同电流路径阻止了具有用于读取和写入操作的不同电阻。为了向位单元100写入逻辑高，BL相对于SL(或者选择线)升高，并且为了向位单元100写入逻辑低，BL相对于SL降低。为了从位单元100进行读取，将SL设置为逻辑低，并且利用弱电流(例如，写入电流的1/8)来感测MTJ电阻。

1T-1MTJ位单元100可以具有隧道结的大写入电流(例如，大于100μA)和大电压(例如，大于0.7V)要求。1T-1MTJ位单元100在基于MTJ的MRAM中可以具有高写入错误率或者低速切换(例如，超过20ns)。由于磁性隧道结中的隧穿电流，1T-1MTJ位单元100还可能具有可靠性的问题。例如，MTJ器件中的绝缘层是抵抗大电流的流动的势垒(例如，1KΩ至10KΩ)，并且较低的电流流动引起较高的写入错误。