[发明专利]基于路径延时的IP硬核知识产权保护方法及装置

说明书

技术领域

本发明涉及集成电路领域，特别涉及一种基于时序逻辑路径延时匹配的IP硬核知识产权保护的方法。

技术背景

知识产权侵犯已经成为以IP复用为基础的SoC设计的关键问题之一。IP的非法使用、复制和传播危害了IP设计者的权益。因此，出现了多种保护硬件IP的方法。

目前广泛使用的硬件IP保护方法有利用加密算法加密、硬件密钥保护法和硬件水印保护法。加密算法如AES等可以用来对IP核进行加密，只有获得授权密钥才能解密并提取原始IP核。硬件密钥方法是在芯片制造后，把进程差异特性与逻辑功能的相互关联来锁定每一个芯片，没有唯一的密钥，芯片就不能正常工作。硬件水印法则是在电路设计中嵌入代表设计者身份信息的水印。通过提取水印，可以验证IP核的所有权。

硬件电路IP核有三种形式，即软核，固核和硬核。我们所提出的IP保护方法是针对硬核的。IP硬核是一类基于物理描述的，经过完全的布局布线后，以版图形式提供给用户的IP核。本方法通过给电路加锁来实现硬核的IP保护。

Daihyun等人设计的基于仲裁器的信号传输延迟PUF方案由一个信号传输延迟电路和一个仲裁器组成。在电路中布置两条完全对称的信号传输延迟通道。同一个信号在两条通路上竞争通过，仲裁器根据竞争结果(两条路上信号到达的先后顺序)判断输出是0或者1。由于集成电路工艺的进程差异，同一个PUF在不同集成电路上输入输出响应不同，形成了每个电路的唯一ID，但这种方案由于输出的0和1不平衡导致仲裁器较易受到攻击。

发明内容

为克服现有技术的不足，提供可以应用于输入输出要经过多个延时周期的时序逻辑路径的硬核知识产权保护，能有效防止现有的暴力破解攻击、清除攻击和逆向工程等多种IP核盗用问题。为此，本发明采取的技术方案是，基于路径延时的IP硬核知识产权保护方法，包括以下步骤：

(1)输入到输出需要经过多个时钟周期的时序逻辑路径电路，该电路称为被保护路径；

(2)设计一条保护路径，保护电路可以实现对被保护电路计算结果的控制；

(3)所设计的保护电路包括三部分，即存放初始化密钥的移位寄存器、用于密钥检查的有限状态机电路、和信号延时可调的互连线，该保护电路的延时可调；

(4)通过调节控制保护电路与被保护电路的输入输出延时，达到电路IP保护的目的。

其中，所述保护电路的设计及两条时序逻辑路径的延时，具体操作为：

对于待保护的时序逻辑路径，设计相应的保护电路，所设计的保护电路由移位寄存器，有限状态机电路和一段延时可调的信号互连线三部分组成，根据待保护时序逻辑路径，选择合适大小的移位寄存器，设计用于密钥检查的有限状态机电路，再根据密钥与被保护电路的 输入输出延时周期，设定信号互连线延时，实现时序逻辑路径的延时匹配；整个电路在完成设计后，在使用前需对移位寄存器进行初始化，由有限状态机对移位寄存器的初始值进行检测，若初始值与密钥相同，则成功解锁被保护电路；否则，被保护电路将被锁死，计算结果将被保护电路屏蔽。

保护电路包括三部分：

第一部分，使用移位寄存器存储一个初始化二进制序列，在移位使能信号的控制下，移位寄存器进行移位操作，移出的比特输入到有限状态机中进行比对；

第二部分，有限状态机，用于对移位寄存器移出的比特进行检测，如果移位寄存器输出的与密钥的相应位相同，有限状态机跳到下一个状态且状态机输出为1；如果不匹配，有限状态机停留在当前状态，并且输出为0，使得移位寄存器停止移位，只有移位寄存器中初始化序列与密钥完全相同，有限状态机才能一直转换状态直到对应解锁的最后状态，并保持此状态直到运算结束；

第三部分，为了应对IP核侵权者通过逆向工程提取IP硬核的网表文件，再重新生成电路的行为，引入了物理层改变互连线延迟的方法。目的是使提取的网表文件在重新布局和布线后所产生的电路不能正常工作。

第三部分具体实现是，在布局布线工具中改变互连线的布线方式，延长互连线的布线长度从而达到互连线延时可变的目的。

与已有技术相比，本发明的技术特点与效果：

本发明提供的技术方案的有益效果在于以下四个方面：

(1)本方法易于实现，旁路电路的引入带来的额外面积和功耗消耗都较小，不影响功能电路的运行速度。

(2)这种方法能非常有效地锁定硬件IP核，防止IP核的非法使用，保护设计者的利益。