[发明专利]一种新型NORFlash译码电路

说明书

技术领域

本发明涉及电路技术领域，尤其涉及一种新型NOR Flash译码电路。

背景技术

NOR Flash和NAND Flash是现在市场上两种主要的非易失闪存技术，NOR Flash的特点是芯片内执行(XIP，eXecute In Place)，这样应用程序可以直接在Flash闪存内运行，不必再把代码读到系统RAM中，因此稳定性和传输效率很高，这很适合用于嵌入式系统作为NOR FLASH ROM。目前，NOR FLASH已在SOC芯片中广泛应用。

所有的存储器(或I/O接口)都以地址来相互区分，根据访问存储器(或访问I/O接口)指令中的地址信息，其地址译码电路产生相应的地址选中信号，以选中所需的存储器(或I/O接口)。

现有NOR Flash的译码电路采用的是NMOS和PMOS混合译码的方式，采用此方式所设计的译码电路由于需要分别引入N阱和P阱，因此所占的面积较大，不利于NOR Flash存储密度的提高，译码电路在NOR flash中，负责把不同工作状态下的电压传输给cell，分Y方向(传输给cell的drain)和X方向(传输给cell的wordline)两个方向的译码，其中的X方向既要传输正电压又要传输负电压，使得电路会很复杂，占用很大的面积，因此也就增加了单位存储量的成本，此外现有NOR Flash译码电路的读写速度较慢也是亟待解决的问题。

发明内容

本发明目的在于提供一种新的NOR Flash译码电路，来减小译码电路的面积并增加读写速度。

具体技术方案如下：

第一横排NMOS管的漏极接不同的PS引线，栅极接相同的PG引线，源极与第二横排NMOS管的漏极相连，并分别引出字线WL，其中PS表示wordline所需的正压信号，一个bank共用；PG表示传输正压PS的信号，一个sector共用。

第二横排NMOS管的漏极与第一横排NMOS管的源极相连，栅极接相同的NG，源极与位于第三横排的NMOS管的漏极相连，其中NG表示传输零或者负压的信号，一个sector共用。

第三横排只包含一个NMOS管，其漏极与第二横排的NMOS管的源极相连，栅极接片选信号CHIPG，源极接PG。

进一步地，NMOS管阵列共包括2N+1(N≥1)个NMOS管，其中第一横排NMOS管和第二横排NMOS管的数量一样，都为N(N≥1)个，第三横排NMOS管数量为1个，NMOS的个数会根据结构的不同。

进一步地，第三横排NMOS管的宽长比大于第二横排NMOS管的宽长比，第二横排NMOS管的宽长比大于第一横排NMOS管的宽长比。NMOS管的宽长比越大，电流增大，这样电路的读取速度会加快。

进一步地，当执行写操作时，PG引线端加5V至15V的电压，NG端接0V电压，CHIPG端接电源电压，PS引线端可选择接4V至12V的电压或者接0V电压；

当执行擦除操作时，PS引线端均接0V电压，NG端接0V电压，PG引线端可选择接－5V至－12V的电压或者接0V电压。

进一步地，当执行写操作时，对于选中的sector，PG引线端加5V至15V电压，NG端接0V电压，CHIPG端接电源电压，选中的PS引线端加4V至12V电压，未选中的PS端接0V电压；

对于与选中的所述sector同一个bank的未选中sector，PG引线端加0V电压，NG端接电源电压，CHIPG端接电源电压，选中的PS引线端加4V至12V电压，未选中的PS端接0V电压；

对于与选中的所述sector不同bank的未选中sector，PG引线端加0V电压，NG端接电源电压，CHIPG端接电源电压，PS端接0V电压。

当执行擦除操作时，PS引线端均接0V电压，NG端接0V电压，PG引线端对于选中的sector接－5V至－12V电压，没有选中的接0V电压；CHIPG端对于选中的bank接0V电压，未选中的bank接－5V至－12V电压。

与现有技术相比，采用本发明提供的技术方案具有如下优点：通过只采用NMOS译码的方式，避免了引入PMOS所需的N阱，减小了电路面积，同时通过组合不同尺寸的NMOS管提高了电路的读取速度。

附图说明

图1为根据本发明的实施例的一种新型NOR Flash译码电路的示意图。

具体实施方式

下面详细描述本发明的实施例。