[发明专利]一种用于变系数乘法器的并行伪CSD编码器

说明书

技术领域

本发明涉及集成电路技术领域，特别涉及一种用于变系数乘法器的并行伪CSD编码器。

背景技术

变系数乘法器是数字集成电路中一种非常重要的基本单元。在数字系统设计中，乘法器的参数很大程度上影响着整个数字系统的参数性能。在二进制乘法中，系数的每一位非零位会产生一个部分积，再将所有的部分积用加法器进行累加，从而得到最终的结果。一般来说，乘法器都会采用编码器对系数进行编码，从而减少系数中非零位的数量来减少部分积的产生，进而减少加法器的数量，达到减小功耗和面积、提升乘法器的速度的目的。其中CSD(Canonical Signed Digit)编码器作为一种冗余带符号数算法应用于变系数乘法中的重要编码方式，其特点在于将乘法系数中非零位的数量减少到最小，并且满足任何两个非零数不相邻，从而减少由非零位运算带来的部分积数量，进而减少乘法运算中所需的加法器数量，简化了整个乘法运算。CSD编码器接收来自外部的二进制系数输入，经过编码后成为CSD编码，再输出到变系数乘法器的系数输入端，如图1所示。

作为变系数乘法器的前置结构，CSD编码器的延迟时间是其关键指标，它主要用来反映完成二进制数到CSD编码的转换速度，直接反映CSD编码器的数据吞吐能力，进而反映了乘法器的工作速度和数据吞吐能力。因此，在追求高速高性能的算术逻辑电路中，编码速度占据重要的作用。

传统的CSD编码器的基本结构如图2所示，每一位编码结构由同或门XNOR、或非门NOR、与门AND构成；其中第i位的同或门XNOR的输入为二进制数第i位b_i与第i-1位b_i-1，输出x_i作为或非门NOR的输入，或非门NOR的另一个输入来自前级的进位逻辑p_i，输出n_i作为与门AND的输入，同时也作为CSD编码的幅值位d_i,m和进位逻辑p_i+1，与门AND的另一个输入来自当前位的高一位b_i+1，输出作为CSD编码的符号位d_i,s。

传统的CSD编码器的运算逻辑如下：

pi+1=bibi-1+bi‾bi-1‾+pi‾]]>

di,m=bibi-1+bi‾bi-1‾+pi‾]]>