[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，其中所述形成方法，包括：提供半导体衬底，半导体衬底上形成有第一介质层，第一介质层中形成有金属栅结构，金属栅结构的顶部表面与第一介质层的表面齐平，金属栅结构两侧的半导体衬底内形成有晶体管的源区和漏区；形成覆盖金属栅结构顶部表面的遮盖层；以所述遮盖层为掩膜，回刻蚀去除部分厚度的第一介质层；在遮盖层的侧壁表面上和回刻蚀后的部分第一介质层表面上形成侧墙；形成覆盖所述遮盖层、侧墙和回刻蚀后的第一介质层表面的第二介质层；刻蚀所述第二介质层和第一介质层，形成暴露出源区或漏区的第一通孔；在第一通孔中填充金属，形成第一插塞。本发明的方法防止桥接现象产生以及防止金属栅结构表面的损伤。

技术领域

本发明涉及半导体制作领域，特别涉及一种半导体结构及其形成方法。

背景技术

随着集成电路制造技术的不断发展，MOS晶体管的特征尺寸也越来越小，为了降低MOS晶体管栅极的寄生电容，提高器件速度，高K栅介电层与金属栅极的栅极叠层结构被引入到MOS晶体管中。为了避免金属栅极的金属材料对晶体管其他结构的影响，所述金属栅极与高K栅介电层的栅极叠层结构通常采用“后栅(gate last)”工艺制作。

现有技术采用“后栅(gate last)”工艺制作金属栅极过程包括：提供半导体衬底，所述半导体衬底上形成有替代栅结构，所述替代栅结构包括位于半导体衬底上的栅介质层和位于栅介质层上的替代栅，所述替代栅结构两侧的半导体衬底内形成有晶体管的源区和漏区；形成覆盖所述半导体衬底和替代栅结构的第一介质材料层；采用化学机械研磨工艺平坦化所述介质材料层，以伪栅结构的顶部表面为停止层，形成第一介质层，所述第一介质层的表面与替代栅结构的顶部表面齐平；去除所述替代栅结构，形成凹槽；在凹槽的侧壁和底部表面、以及第一介质层的表面形成高K介电材料层；在高K介电材料层表面形成金属层；去除第一介质层表面上的高K介电材料层和金属层，在凹槽的侧壁和底部表面形成高K栅介质层，在高K栅介质层上形成金属栅电极，所述金属栅电极填充凹槽；形成覆盖所述金属栅电极、高K栅介质层、和第一介质层表面的第二介质层；刻蚀所述第二介质层和第一介质层，形成暴露出晶体管的源区或漏区表面的第一通孔，同时刻蚀所述第二介质层，形成暴露出金属栅电极表面的第二通孔；在第一通孔中填充金属，形成第一金属插塞，在第二通孔中填充金属形成第二金属插塞。

但是现有金属栅极的制作工艺的稳定性和可靠性仍有待提高。

发明内容

本发明解决的问题是怎样提高金属栅极制作工艺中的稳定性和可靠性。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底上形成有第一介质层，所述第一介质层中形成有金属栅结构，金属栅结构的顶部表面与第一介质层的表面齐平，金属栅结构两侧的半导体衬底内形成有晶体管的源区和漏区；形成覆盖所述金属栅结构顶部表面的遮盖层，遮盖层的材料与第一介质层材料不相同；以所述遮盖层为掩膜，回刻蚀去除部分厚度的第一介质层；在遮盖层的侧壁表面上和回刻蚀后的部分第一介质层表面上形成侧墙，且所述侧墙的材料与第一介质层材料不相同；形成覆盖所述遮盖层、侧墙和回刻蚀后的第一介质层表面的第二介质层；刻蚀所述第二介质层和第一介质层，形成暴露出源区或漏区的第一通孔；在第一通孔中填充金属，形成第一插塞。

可选的，所述遮盖层的材料与第一介质层和第二介质层的材料不相同，所述侧墙的材料与第一介质层和第二介质层的材料不相同。

可选的，所述遮盖层的宽度大于金属栅结构的宽度。

可选的，所述第一介质层被回刻蚀的厚度为200～500A。

可选的，所述侧墙的形成过程为：形成覆盖所述遮盖层和回刻蚀后的第一介质层的侧墙材料层；无掩膜刻蚀所述侧墙材料层，在遮盖层的侧壁表面上和回刻蚀后的部分第一介质层表面上形成侧墙。

可选的，所述侧墙的宽度为50～150A。