[发明专利]一种支持同步和异步传输模式的并行数据接口

说明书

技术领域

本发明涉及一种应用于数字信号处理器的并行数据接口，属数字信号处理器技术领域，尤其涉及一种支持同步和异步传输模式的并行数据接口。

背景技术

并行数据接口主要应用于DSP内核和外部flash或者sram之间进行数据通信。其主要作用有：1用于DSP boot.由于DSP boot代码一般存储在flash上面，在系统启动之初，通过并行数据接口将boot代码加载进来，这种情况外面只挂flash；2用于DSP运算过程的中间的数据的存储，这种情况外面挂flash或者同步的sram都可以。

同步sram的速率较快，接口时序简单，但容量有限，同时成本较高。NOR flash速率较慢，容量较大，但读写的操作稍微复杂，一般在写数据之前和之后都需要加入特殊的字符。NOR flash每次写入的数据长度受到flash颗粒内部buffer大小的限制。比如spansion公司生产的GL-S系列的NOR flash，内部的buffer大小为512byte。这样每次写入flash的最大的数据长度为512byte,并且在将数据写入flash的buffer之后，需要等待大约750微秒才能将数据完全的写入flash。这时才能发起第二次flash的数据写入。这种工作方式降低了DSP内核的效率。所以需要一种机制能一次写入远远超过flash内部buffer大小限制的数据量。

发明内容

有鉴于此，本发明提出了一种支持同步和异步传输模式的并行数据接口，其支持AHB总线和处理器之间的同步和异步传输模式。

本发明是这样实现的，一种支持同步和异步传输模式的并行数据接口，其通过AHB总线和处理器进行通信，该并行数据接口包括传输模块、参数配置模块、异步写先进先出模块、异步读先进先出模块、闪存控制模块、异步内存控制模块；该传输模块用于实现该并行数据接口和该AHB总线之间的直接通信，对该并行数据接口的所有命令以及读写数据的传输都通过这个模块完成；该参数配置模块实现该并行数据接口的所有参数配置；该异步写先进先出模块用来缓存所有从AHB总线过来的写命令和写数据；该异步读先进先出模块用来缓冲从外部存储器读回来的数据；该闪存控制模块从该异步写先进先出模块读取来自AHB总线的命令，实现AHB总线命令到该处理器的闪存端口信号的转换；异步内存控制模块从该异步写先进先出模块读取来自AHB总线命令，实现AHB总线命令到该处理器的内存端口信号的转换。其中，若在并行数据dma传输过程中，处理器DSP要取消本次dma传输，则可以发起dma取消命令，同时停止通过AHB总线向并行数据接口发送数据；在并行数据接口接收到dma取消命令之后，则启动dma取消处理程序；Flash write buffer操作在向flash发送真实的数据之前，需要flash发送几个字头，字头里面包含了此次需要发送的数据个数；如果在write buffer进行过程中停止向flash发送数据，则flash器件就会停留在某个状态而无法回到初始状态；以后的时间内如果向一个不处于初始状态的flash器件发送命令则会产生不可预知的结果；所以并行数据接口会自行产生数据，将此次write buffer剩余的地址写入全F，NOR flash的初始状态是全F,实际上数据不变；这样在这次write buffer结束之后，flash器件就会回到初始状态，可以发起下一次dma操作。

作为上述方案的进一步改进，该参数配置包括时序参数的配置以及数据位宽的选择以及器件类型的选择。

本发明具备以下有益效果：

1通过寄存器配置使该并行数据接口支持不同的flash器件；

2该并行数据接口支持DSP内核发起flash的dma数据传输，即配置完相关参数之后，DSP内核可以通过发起一次dma操作完成大批量的数据的写入；

3该并行数据接口支持DSP内核中途取消dma操作；

4该并行数据接口支持一次进行任意数量的flash sector擦除的功能。

附图说明

图1为本发明所述支持同步和异步传输模式的并行数据接口的框架图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。