[发明专利]具有SiGe源漏区的PMOS结构及其制造方法

说明书

技术领域

本发明涉及半导体集成电路制造工艺技术领域，尤其涉及一种具有SiGe源漏区的PMOS结构及其制造方法。

背景技术

随着半导体集成电路的发展，MOSFET(金属氧化物半导体场效应晶体管)尺寸的减小，不断地改进了集成电路的速度、性能、密度和功能单位成本。进入90nm工艺时代后，随着集成电路器件尺寸的大幅度减少，源/漏极(elevatedsource/drain)的结深越来越浅，需要采用选择性外延技术(selective epi SiGe，缩写SEG)以增厚源/漏极，其中的Si盖帽层可以保护SiGe，并且作为后续硅化(silicide)反应的牺牲层(sacrificial layer)，从而降低串联电阻。

而对于65/45nm技术工艺，一种提升PMOS晶体管性能的方法是：刻蚀PMOS源/漏极形成源/漏区凹槽(即源/漏区U or Sigma shape，“U”或“Σ”形状)，然后在源/漏区(S/D)凹槽内部外延SiGe层来引入对沟道的压应力(compressive stress)，这种应力使得半导体晶体晶格发生畸变(拉伸或压缩)，生成沟道区域内的单轴应力(uniaxial stress)，进而影响能带排列和半导体的电荷输送性能，通过控制在最终器件中的应力的大小和分布，提高空穴(hole)的迁移率(mobility)，从而改善器件的性能。

嵌入式锗硅源漏技术(embedded SiGe，缩写eSiGe)是一种用来提高PMOS性能的应变硅技术。它是通过在沟道中产生单轴压应力来增加PMOS的空穴迁移率，从而提高晶体管的电流驱动能力，是45nm及以下技术代高性能工艺中的核心技术。其原理是通过在Si上刻蚀出凹槽作为源/漏区，在凹槽中选择性地外延生长SiGe层，利用SiGe晶格常数与Si不匹配，使沿沟道方向的Si受到压缩产生压应力，从而提高了沟道Si中的空穴迁移率。

目前主要采用选择性外延SiGe(selective epi SiGe,SEG)的方法在PMOS的源/漏区域(PSD)直接外延SiGe薄膜。图1和图2显示了该现有技术的制造方法，其包括：提供形成有栅极205的N型衬底201，所述栅极205具有牺牲层204保护，在栅极205和浅沟道隔离STI 202之间的衬底201上刻蚀出将要形成源漏的凹槽203；用SEG方法外延SiGe薄膜206，形成具有SiGe的PMOS源/漏区。其中，用SEG方法外延SiGe薄膜包括，先外延低Ge浓度SiGe缓冲层207(Seed layer)，然后外延一层高Ge浓度的SiGe主体层208(Bulk layer)，最后外延一层Si盖帽层209(Si cap)，如图3所示，最终形成具有SiGe的PMOS源/漏区。

但是，在外延高Ge浓度的SiGe的工艺中，由于SiGe缓冲层和SiGe主体层之间、SiGe主体层和Si盖帽层之间界面处的Ge浓度突变，会在界面处产生位错等缺陷，如图4所示。位错会导致应力的驰豫，造成沟道应力降低，器件性能变差。另一方面，高Ge浓度的主体层表面不能很好地被Si盖帽层包覆，导致SiGe裸露，如图5所示，造成后续NiSi生长困难，从而导致器件的接触性能变差，器件良率降低。

因此，如何提高源漏区SiGe晶体的质量以降低位错的产生，在增加沟道应力的同时保持较低的源漏电阻，并保证Si盖帽层对SiGe主体层的良好包覆，是本领域技术人员亟待解决的技术问题之一。

发明内容

本发明的目的在于弥补上述现有技术的不足，提供一种具有SiGe源漏区的PMOS结构及其制造方法，能够在提高沟道应力的同时，提高源漏区SiGe晶体的质量以降低位错的产生，并保证Si盖帽层对SiGe主体层的良好包覆，从而增强器件良率，提高器件性能。

为实现上述目的，本发明提供一种具有SiGe源漏区的PMOS结构，所述PMOS结构包括衬底、衬底上的栅极以及栅极两侧的源漏区，所述源漏区自下而上依次包括SiGe缓冲层、SiGe主体层和Si盖帽层，其中，所述SiGe主体层自下而上依次包括第一主体层和第二主体层，所述第一主体层的Ge浓度自下而上递增，所述第二主体层的Ge浓度自下而上递减，且所述第一主体层的最高Ge浓度与第二主体层的最高Ge浓度相同。

进一步地，所述SiGe主体层还包括第一主体层和第二主体层中间的中间层，所述中间层的Ge浓度与所述第一主体层和第二主体层的最高Ge浓度相同。