[发明专利]时钟延迟方法、装置、延迟锁相环及数字时钟管理单元

说明书

本发明公开时钟延迟方法、装置、延迟锁相环及数字时钟管理单元，时钟延迟方法包括：步骤一、通过延迟线将输入时钟延迟T_i，得到输出时钟；步骤二、比较输入时钟和输出时钟，若输入时钟滞后于输出时钟，回到步骤一重新通过延迟线将输入时钟延迟(T_i+T_x)/2，若输入时钟超前于输出时钟，回到步骤一重新通过延迟线将输入时钟延迟(T_y+T_i)/2；直到输入时钟和输出时钟对齐，输出与输入时钟对齐的输出时钟。本发明通过以上技术方案，采用的是二分式逐次逼近的方式来实现对齐，最多需要N个时钟周期，在输入时钟和输出时钟相差较大的情况下，加快了DLL的锁定速度，提高了芯片系统的工作速度。

技术领域

本发明涉及电子技术领域，尤其涉及一种时钟延迟方法、装置、延迟锁相环及数字时钟管理单元。

背景技术

现场可编程门阵列(FPGA，Field Programmable Gate Array)中存在数字时钟管理(DCM)单元，主要提供三种功能：时钟去歪斜、频率合成和相移。其中的时钟去歪斜由延迟锁相环(DLL，Delayed Loop Lock)来实现。

输入时钟(CLKIN)在传输过程中，由于负载电容和时钟分布网络的影响，会导致到达各处的相位不一致，因而形成歪斜(Skew)。延迟锁相环可以将输入时钟和输出时钟(CLKOUT)的相位对齐，消除歪斜。

现有延迟锁相环将输入时钟和输出时钟的相位对齐的原理如下：鉴相器(PD)检测CLKIN和CLKOUT的相位差，送到逻辑控制单元(Logic)，逻辑控制单元(Logic)输出控制信号控制移位寄存器(Counter)的翻转，移位寄存器(Counter)每翻转一次，延迟线中被用到的延迟单元的数量增加或减少一个，相应地，移位寄存器(Counter)每翻转一次，则增加或减少一个延迟单元的延迟时间(以下将一个延迟单元的延迟时间简称为单位延迟时间)，也就是说，现有技术是通过移位寄存器(Counter)一次一次的翻转，逐次增加或减少一个单位延迟时间的方式来实现对齐，若延迟线中包括2^N个延迟单元，移位寄存器(Counter)最多时候需要翻转2^N次，延迟线中的单位延迟时间通常非常小，如果为0.1ns，那么移位寄存器(Counter)每翻转一次，增加或减少0.1ns的延迟时间。

当CLKIN和CLKOUT相差较大的时候，采用上述现有技术，则需要移位寄存器转多次才能实现时钟对齐。例如在芯片面积较大的FPGA芯片中(如200万门的FPGA)，由于传输线的延迟和时钟网络寄生电容的影响，CLKIN和CLKOUT的相位差通常达到2ns，若CLKIN的频率为100MHz，其周期为10ns，想要实现CLKIN和CLKOUT的相位对齐，则需要将CLKOUT向后推8ns，而延迟线中每一个延迟单元的能提供0.1ns的延迟，那么需要80个延迟单元提供延迟，即需要移位寄存器(Counter)翻转80次，才能将CLKIN和CLKOUT的相位对齐，导致延迟锁相环的锁定时间很长，锁定速度慢，这将影响芯片系统的工作速度。

发明内容

本发明提供的时钟延迟方法、装置、延迟锁相环及数字时钟管理单元，解决输入时钟和输出时钟相差较大的情况下，如何快速实现输入时钟和输出时钟对齐的问题。

为解决上述技术问题，本发明采用以下技术方案:

一种时钟延迟方法，其特征在于，包括：

步骤一、通过延迟线将输入时钟延迟T_i，得到输出时钟；