[发明专利]一种模数转换器及模数转换方法

说明书

本发明实施例公开一种模数转换器以及模数转换方法，所述模数转换器包括：时钟生成器，包括M个传输门，所述M个传输门用于接收周期性的第一时钟信号，并分别对所述第一时钟信号进行选通控制，生成M个第二时钟信号，其中，M为大于等于2的整数，所述第一时钟信号的每个周期中包括M个时钟脉冲，所述M个第二时钟信号的周期与所述第一时钟信号的周期相等，且所述M个第二时钟信号的每个周期中分别包括所述M个时钟脉冲中的一个时钟脉冲；以时间交织方式配置的M个ADC通道，用于接收一个模拟信号，并分别在所述M个第二时钟信号的控制下，对所述模拟信号进行采样以及模数转换，得到M个数字信号，其中每个ADC通道分别对应所述M个第二时钟信号中的一个时钟信号；加法器，用于在数字域对所述M个数字信号相加，得到一个数字输出信号。

技术领域

本发明涉及电子技术领域，尤其涉及一种模数转换器及模数转换方法。

背景技术

目前，随着计算机、通信和多媒体等技术的飞速发展，高新技术领域的数字化程度不断加深。在先进的电子系统的前端和后端，都需要运用模数转换器(analog-digitalconverter，ADC)，特别是在雷达、声呐、高速高分辨率的视频和图像显示、医疗成像、高性能控制器和传输器以及包括各种无线电接收机在内的现代数字通信等应用方面，对高速、高精度的ADC的性能要求越来越高。

当前的高精度ADC为了同时兼顾高速性能，常常采用时序交织的方法，将多个高精度ADC并联运作，组成多通道ADC，而对于与多通道ADC所对应多个时钟信号，在传统的技术方案中是通过包括多个串联的D触发器的时钟生成器统一产生所对应多个时钟信号，在这种传统的方案中，由于每一个时钟信号均经过了不同的D触发器和输出驱动，当多个D触发器之间存在工艺偏差时，各个时钟的时钟偏移(time skew)一般会达到皮秒(Picosecond，ps)级，由于存在时钟偏移，会导致不同的ADC通道通过模数转换得到的频谱上出现与时钟频率相关的谐波，从而影响了多通道ADC的转换精度，为了克服这个问题，现有技术采用了如图1所示的做法，图1中包括两个并联设置的与门，分别用于接收一个输入时钟信号，并采用一个同源时钟信号对两个与门各自接收的两个输入时钟信号进行重定时，则两个与门分别进行与运算后得到的两个输出时钟信号的下降沿就由该同源时钟信号的下降沿所确定，经过重定时后，这两个输出时钟信号之间的时钟偏移可以达到几百飞秒(Femtosecond，fs)的量级，但是，在高速高精度交织ADC采样中，随着输入信号频率的提高， 几百飞秒量级的时钟偏移也难以满足线性度要求，因此亟需设计时钟偏移更低的时钟生成器。

发明内容

本发明实施例提供一种模数转换器以及模数转换方法，以实现更低级别的时钟偏移，满足高速高精度交织模数转换器对于时钟偏移的要求。

第一方面，本发明提供了一种模数转换器，包括：时钟生成器，包括M个传输门，所述M个传输门用于接收周期性的第一时钟信号，并分别对所述第一时钟信号进行选通控制，生成M个第二时钟信号，其中，M为大于等于2的整数，所述第一时钟信号的每个周期中包括M个时钟脉冲，所述M个第二时钟信号的周期与所述第一时钟信号的周期相等，且每个第二时钟信号的每个周期中分别包括所述M个时钟脉冲中的一个时钟脉冲；M个ADC通道，用于接收一个模拟信号，并分别在所述M个第二时钟信号的控制下，对所述模拟信号进行采样以及模数转换，得到M个数字信号，其中每个ADC通道分别对应所述M个第二时钟信号中的一个时钟信号；加法器，用于在数字域对所述M个数字信号相加，得到一个数字输出信号。

在第一方面的第一种可能的实施方式中，所述M个第二时钟信号各自的相位构成公差为2π/M的等差数列，2π表示所述M个第二时钟信号的周期。