[发明专利]量子点的制造方法在审
申请号: | 201410837904.X | 申请日: | 2014-12-24 |
公开(公告)号: | CN104599948A | 公开(公告)日: | 2015-05-06 |
发明(设计)人: | 王全 | 申请(专利权)人: | 上海集成电路研发中心有限公司;成都微光集电科技有限公司 |
主分类号: | H01L21/02 | 分类号: | H01L21/02 |
代理公司: | 上海天辰知识产权代理事务所(特殊普通合伙) 31275 | 代理人: | 吴世华;林彦之 |
地址: | 201210 上*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 量子 制造 方法 | ||
1.一种量子点的制造方法,其特征在于,其包括以下步骤:
步骤S01,在硅衬底上依次形成电子材料层、第一硬掩模层、第二硬掩模层、第一图形化材料层;
步骤S02,光刻刻蚀所述第一图形化材料层停留在所述第二硬掩模层上,形成第一图形化材料层线条;
步骤S03,在所述第一图形化材料层线条两侧形成第一侧墙,随后去除第一侧墙中间的第一图形化材料层线条;
步骤S04,以所述第一侧墙为掩模刻蚀所述第二硬掩模层,形成第二硬掩模层线条;
步骤S05,在形成有第二硬掩模层线条的硅衬底上形成第二图形化材料层;
步骤S06,光刻刻蚀所述第二图形化材料层停留在所述第一硬掩模层上,形成与所述第二硬掩模层线条相交的第二图形化材料层线条;
步骤S07,在所述第二图形化材料层线条两侧形成第二侧墙,随后去除第二侧墙中间的第二图形化材料层线条;
步骤S08,以所述第二侧墙为掩模刻蚀所述第二硬掩模层,形成第二硬掩模层块;
步骤S09,以所述第二硬掩模层块为掩模刻蚀所述第一硬掩模层以及电子材料层,并去除所有第一硬掩模层和第二硬掩模层,形成电子材料的量子点。
2.根据权利要求1所述的量子点制造方法,其特征在于:步骤S06中第二图形化材料层线条与第二硬掩模层线条相互垂直,步骤S08中刻蚀后形成的为第二硬掩模层方块。
3.根据权利要求2所述的量子点制造方法,其特征在于:所述制造方法还包括通过控制第一图形化材料层线条和/或第二图形化材料层线条的宽度,来确定形成的量子点的间距。
4.根据权利要求1所述的量子点制造方法,其特征在于:所述第一图形化材料层和/或第二图形化材料选自APF材料、TEOS、多晶硅或无定型硅。
5.根据权利要求1所述的量子点制造方法,其特征在于:所述第一侧墙和第二侧墙通过原子层淀积工艺形成。
6.根据权利要求1所述的量子点制造方法,其特征在于:所述第一侧墙和第二侧墙的厚度为1-100nm。
7.根据权利要求5所述的量子点制造方法,其特征在于:所述第一侧墙和第二侧墙为氮化硅或二氧化硅。
8.根据权利要求1所述的量子点制造方法,其特征在于:步骤S03包括淀积氮化硅,并去除所述第一图形化材料层线条顶部和第二硬掩模层表面的氮化硅,保留第一图形化材料层线条两侧的氮化硅以形成第一侧墙,步骤S04还包括形成第二硬掩模层线条之后去除第一侧墙。
9.根据权利要求1所述的量子点制造方法,其特征在于:步骤S07包括淀积氮化硅,并去除所述第二图形化材料层线条顶部和第一硬掩模层表面的氮化硅,保留第二图形化材料层线条两侧的氮化硅以形成第二侧墙,步骤S08还包括形成第二硬掩模层块之后去除第二侧墙。
10.根据权利要求1至9任一项所述的量子点制造方法,其特征在于:所述电子材料层选自IIB~VIA族或IIIA~VA族元素,所述电子材料层的厚度为1-100nm。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造