[发明专利]用于分组码的高阶伴随式计算器和计算高阶伴随式的方法

说明书

提供一种用于分组码的高阶伴随式计算器和计算高阶伴随式的方法。所述高阶伴随式计算器包括：串并转换器，被构造为将从发送器接收的串行比特序列转换成并行多流；异或(XOR)运算器，被构造为对所述多流的比特值执行XOR运算；零插值器，被构造为在执行了XOR运算的比特之间插入零值；线性反馈移位寄存器，被构造为基于通过将从插入了零值的所述多流产生的多项式除以本原多项式所获得的余数的系数，来计算高阶伴随式值。

技术领域

以下描述涉及一种被构造为计算用于分组码的低复杂度的高阶伴随式的高阶伴随式计算器和计算高阶伴随式的方法。

背景技术

分组码(block code)是在纠错码中广泛使用的编码。分组码的示例包括能够对单个比特执行纠错的汉明码(Hamming code)、能够对多个比特执行纠错的博斯-乔赫里-霍克文黑姆(BCH)码和能够将多个比特视为单个符号并基于符号单位进行纠错的里德-索罗门(RS)码。

在解码的情况下而不是在编码的情况下，分组码增加了复杂度。当发生接收错误时，与具有单个比特纠错能力的汉明码相比，被构造为基于多个比特或符号单位纠错的BCH码或RS码可具有卓越的效率，但是增加了计算复杂度。

在低功耗发送器和接收器中，发送信号的功率可以相对低，因此，发送器和接收器之间的通信可靠性会劣化。当应用纠错码时，通信系统可能需要低复杂度计算。例如，用于各种无线传感器网络和近场通信系统的小型传感器通常需要使用低功耗和低复杂度的计算。

发明内容

提供本发明内容以用简单形式介绍对在以下具体实施方式中进一步描述的构思的选择。本发明内容不意在确定要求保护的主题的关键特征或必要特征，也不意在用作确定要求保护的主题的范围的帮助。

在一个总体方面，一种高阶伴随式计算器包括：串并转换器，被构造为将从发送器接收的串行比特序列转换成并行多流；异或(XOR)运算器，被构造为对所述多流的比特值执行XOR运算；零插值器，被构造为在执行了XOR运算的比特之间插入零值；线性反馈移位寄存器，被构造为基于通过将从插入了零值的所述多流产生的多项式除以本原多项式所获得的余数的系数，来计算高阶伴随式值。

串并转换器还可被构造为响应于n/j的值是整数，通过将接收的串行比特序列延迟预定比特数的整数倍来将接收的串行比特序列转换成L比特多流，其中，L表示满足L≥2的自然数，D表示所述预定比特数且D＝n/j，n表示分组码的块尺寸，j表示将被计算的伴随式阶数，n/j表示整数。

串并转换器可包括(L-1)个延迟元件，并且还可被构造为在不延迟比特序列的情况下输出比特序列作为所述多流的第一比特，并在将比特序列延迟(i-1)×D比特之后输出比特序列作为所述多流的第i比特，其中，i是满足2≤i≤L的整数。

串并转换器还可被构造为响应于n/j的值不是整数，在不延迟接收的串行比特序列的情况下将接收的串行比特序列输出到零插值器。

零插值器还可被构造为响应于n/j的值不是整数，在执行了XOR运算的所述多流的比特之间周期性地插入N(其中，N＝j-1)个零值。

零插值器还可被构造为在执行了XOR运算的所述多流的比特之间周期性地插入N(其中，N＝L-1)个零值。

在另一总体方面，一种高阶伴随式计算器包括：串并转换器，被构造为将从发送器接收的串行比特序列转换成基于符号单位构造的并行多流，其中，符号单位包括多个比特；异或(XOR)运算器，被构造为基于符号单位对所述多流的比特值执行XOR运算；零插值器，被构造为在执行了XOR运算的所述多流的比特之间插入零值；线性反馈移位寄存器，被构造为基于通过将从插入了零值的所述多流产生的多项式除以本原多项式所获得的余数的系数，来计算高阶伴随式值。