[发明专利]一种晶体管级低功耗CMOS AND/XOR门电路

说明书

技术领域

本发明涉及一种AND/XOR门电路，尤其是涉及一种晶体管级低功耗CMOSAND/XOR门电路。

背景技术

随着集成电路系统的复杂度和集成度的迅速提高，功耗已成为继速度和面积之后的重要指标。数字逻辑电路既可以用基于“与或非”的传统布尔(Traditional Boolean，TB)逻辑实现，也可以用“与/异或(AND/XOR)”的Reed-Muller(RM)逻辑实现。相对于TB逻辑，RM逻辑具有以下几个方面的优点：(1)用RM逻辑实现算术运算、奇偶校验函数等逻辑函数比TB逻辑简单得多,如对于一个n变量的奇偶校验器，用TB逻辑实现需要2ⁿ个文字，而用RM逻辑则只需要n个文字，这不仅节省硅片面积，而且具有潜在的功耗与速度的优势；(2)RM逻辑具有良好的可测性；(3)RM逻辑电路易于映射到现场可编程门阵列(Filed Programmable Gate Array，FPGA),这是由于在FPGA(如查表FPGA)中，异或门不会导致额外的面积增加。但RM逻辑之所以没有像TB逻辑那样在工业界得到广泛应用，其原因之一是缺乏适合RM逻辑综合的低功耗单元库。近年来，虽然有关于AND/XOR门的研究，但都是采用AND门和XOR/XNOR门级联得到的结构，存在延时长、功耗高等问题。

发明内容

本发明所要解决的技术问题是提供一种在保证具有正确逻辑功能的前提下，延时短、功耗低、功耗延迟积(PDP)小的晶体管级低功耗CMOS AND/XOR门电路。

本发明解决上述技术问题所采用的技术方案为：一种晶体管级低功耗CMOS AND/XOR门电路，由第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管组成，所述的第一PMOS管的源极和所述的第四PMOS管的源极并接于电源输入端，所述的第一PMOS管的栅极与第二输入信号的反相信号连接，所述的第三PMOS管的栅极与第一输入信号的反相信号连接，所述的第四PMOS管的栅极与第三输入信号的反相信号连接，所述的第三PMOS管的源极与所述第一PMOS管的漏极及所述的第二PMOS管的源极并接，所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第五PMOS管的源极及所述的第六PMOS管的源极并接，所述的第二PMOS管的栅极与第二输入信号连接，所述的第五PMOS管的栅极与第三输入信号连接，所述的第六PMOS管的栅极与第一输入信号连接，所述第一NMOS管的漏极、所述的第四NMOS管的漏极、所述的第六NMOS管的漏极与所述的第二PMOS管的漏极、所述的第五PMOS管的漏极、所述的第六PMOS管的漏极并接于输出端，所述的第一NMOS管的栅极与第二输入信号的反相信号连接，所述的第五NMOS管的栅极与第三输入信号的反相信号连接，所述的第六NMOS管的栅极与第一输入信号的反相信号连接，所述的第一NMOS管的源极和所述的第二NMOS管的漏极、所述的第三NMOS管的源极并接，所述的第二NMOS管的栅极与第二输入信号连接，所述的第三NMOS管的栅极与第一输入信号连接，所述的第四NMOS管的栅极与第三输入信号连接，所述的第二NMOS管的源极与所述的第五NMOS管的源极并接于地，所述的第三NMOS管的漏极、所述的第四NMOS管的源极、所述的第五NMOS管的漏极和所述的第六NMOS管的源极并接。