[发明专利]一种时延调整方法和装置在审
| 申请号： | 201410850425.1 | 申请日： | 2014-12-29 |
| 公开（公告）号： | CN104571264A | 公开（公告）日： | 2015-04-29 |
| 发明（设计）人： | 张汇洋;李谦;耿贵杰;张斌 | 申请（专利权）人： | 大唐移动通信设备有限公司 |
| 主分类号： | G06F1/08 | 分类号： | G06F1/08 |
| 代理公司： | 北京润泽恒知识产权代理有限公司 11319 | 代理人： | 刘祥景 |
| 地址： | 100191*** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 一种 调整 方法 装置 | ||
1.一种时延调整方法，其特征在于，包括：
现场可编程门阵列FPGA接收训练序列；
比较预定的训练序列和所述接收的训练序列；
根据比较结果，对所述FPGA的数据时延和随路时钟进行调整。
2.根据权利要求1所述的方法，其特征在于，根据比较结果，对所述FPGA的数据时延和随路时钟进行调整，包括：
当所述比较结果为所述预定的训练序列和所述接收的训练序列不同时，对所述FPGA的数据时延和随路时钟进行调整。
3.根据权利要求2所述的方法，其特征在于，对所述FPGA的数据时延和随路时钟进行调整，包括：
对所述FPGA的数据时延进行调整，使得时钟上升沿所在位置为数据中心位置；
对随路时钟进行调整，使得时钟上升沿所在位置移动到数据的边缘位置。
4.根据权利要求1所述的方法，其特征在于，根据比较结果，对所述FPGA的数据时延和随路时钟进行调整，包括：
根据所述比较结果，对所述FPGA的数据时延和随路时钟进行逐比特位调整。
5.根据权利要求1至4中任一项所述的方法，其特征在于，FPGA接收训练序列，包括：
所述FPGA接收来自数模转换器ADC芯片的训练序列。
6.一种时延调整装置，其特征在于，包括：
接收模块，用于接收训练序列；
比较模块，用于比较预定的训练序列和所述接收的训练序列；
调整模块，用于根据比较结果，对现场可编程门阵列FPGA的数据时延和随路时钟进行调整。
7.根据权利要求6所述的装置，其特征在于，所述调整模块用于：
当所述比较结果为所述预定的训练序列和所述接收的训练序列不同时，对所述FPGA的数据时延和随路时钟进行调整。
8.根据权利要求7所述的装置，其特征在于，所述调整模块用于：
对所述FPGA的数据时延进行调整，使得时钟上升沿所在位置为数据中心位置；
对随路时钟进行调整，使得时钟上升沿所在位置移动到数据的边缘位置。
9.根据权利要求6所述的装置，其特征在于，所述比较模块用于：
根据所述比较结果，对所述FPGA的数据时延和随路时钟进行逐比特位调整。
10.根据权利要求6至9中任一项所述的装置，其特征在于，所述接收模块用于接收来自数模转换器ADC芯片的训练序列。
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