[发明专利]集成电路的时序分析方法及集成电路的时序分析装置

说明书

本发明提出一种集成电路的时序分析方法及集成电路的时序分析装置，该时序分析方法用于分析至少部份电路区块非使用标准组件的集成电路，其包含：读取集成电路的网表，网表中包含集成电路的频率信号的测量起点以及测量端点，测量起点与测量端点之间包含有信号路径，并且测量起点与测量端点之间分别包含有传输线或至少一个电路区块；分析信号路径，以阻抗性负载的方式将部分电路区块记录于集成电路的简化网表；以及依据集成电路的简化网表，计算频率信号通过信号路径的频率延迟。

技术领域

本发明有关集成电路的时序分析方法，尤指一种能够简化分析及提升精确性的时序分析方法。

背景技术

随者半导体制造技术的进步，电路组件的尺寸不断地缩小，电路组件运行的速度也能够不断地提升。然而，对于电路设计者而言，也带来更多的挑战。

许多半导体代工业者或是软件业者会将某些较常用的电路组件制作成标准组件库(standard cell library)，并且提供这些标准组件的特性。因此，电路设计者使用这些标准组件时，能够准确地预估电路组件的电气特性以及电路组件所处理的信号的时序关系，而能设计出所需的集成电路产品。

对于模拟电路或者混合信号电路而言，由于其中的至少部分电路区块并非采用标准组件的方式实施，而是由电路设计者因应各种需求所设计。因此，当电路设计者欲分析这些模拟电路或者混合信号电路的时序关系时，通常需要将整个电路进行仿真分析，并且需要广泛地输入不同的频率信号(clock signal)的样式，才有可能找到影响时序关系的关键样式(killer pattern)，以对这些电路进行修改。然而，这种时序分析方式不但复杂且耗时，且若未找到频率信号的关键样式进行仿真，则将来集成电路产品很可能无法发现时序上的错误而造成无法正常运作。

此外，由于对整个电路进行计算机仿真分析的方式太耗时，也有的电路设计者采用人工的方式对频率信号的信号路径进行频率分析，以降低时序分析所需时间。然而，以人工的方式进行时序分析可能因为疏忽而遗漏了某些信号路径或者造成误判，使得人工方式所进行的时序分析常常更为不准确。

此外，模拟电路或者混合信号电路中的电路区块常都是电路设计者因应各种需求所设计，即便对某个电路区块进行如同标准组件般的特性分析，该电路区块也不一定会应用于其它集成电路产品中。因此，对于模拟电路或者混合信号电路而言，目前以传统计算机仿真方式及人工方式皆无法准确且有效率地进行时序分析，而需要一种能够有效提升时序分析的准确性并能降低所需的时间的方法。

发明内容

有鉴于此，如何解决上述相关领域中集成电路时序分析的准确性及效率的问题，实为业界有待解决的问题。

本说明书提供一种集成电路的时序分析方法的实施例，用于分析一集成电路，该集成电路的至少部份电路区块非使用标准组件，其包含：读取该集成电路的一网表，该网表中包含该集成电路的一频率信号的一测量起点以及N个测量端点，该测量起点与该N个测量端点之间分别包含有一信号路径，而共包含有N个信号路径，并且该测量起点与该N个测量端点之间分别包含有一传输线或至少一个电路区块；分析该N个信号路径，以产生该集成电路的一简化网表；其中若一第一电路区块用于接收该频率信号的一输入端点及用于输出该频率信号的一输出端点皆耦接于该N个信号路径的一第一信号路径时，于该简化网表中记录该第一电路区块，以计算该第一信号路径的一频率延迟；若该第一电路区块的该输入端点耦接于该第一信号路径而该输出端点未耦接于该第一信号路径时，于该简化网表中以一阻抗性负载记录该第一电路区块，以计算该第一信号路径的该频率延迟；以及依据该集成电路的该简化网表，计算该频率信号分别通过该N个信号路径的N个频率延迟。