[发明专利]一种实时视频监控加密认证方法在审

专利信息
申请号: 201410853399.8 申请日: 2014-12-31
公开(公告)号: CN104602015A 公开(公告)日: 2015-05-06
发明(设计)人: 周威;王博;李诺 申请(专利权)人: 西安蒜泥电子科技有限责任公司
主分类号: H04N19/46 分类号: H04N19/46;H04N19/89;H04N7/18
代理公司: 西安睿通知识产权代理事务所(特殊普通合伙) 61218 代理人: 何锐
地址: 710018 陕*** 国省代码: 陕西;61
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摘要:
搜索关键词: 一种 实时 视频 监控 加密 认证 方法
【说明书】:

技术领域

发明涉及视频处理领域,具体涉及到一种实时视频监控加密认证方法。

背景技术

随着移动通信网络技术的迅猛发展,特别是移动电话,个人数字助理的广泛应用,用户需要保存和交流的视频信息越来越多,使得视频信息的安全问题更加突显,在享受视频通信技术带来的便利之时,保护个人隐私的安全性问题也越来越受到人们的重视。

现阶段对视频数据存储安全性大多依赖传输过程的安全验证,忽略了对视频帧数据的安全存储,使得视频的安全性不高,由于视频帧数据的存储存在安全问题,无法保证视频的真实性和完整性。现阶段安全的视频监控大多靠有线信号传输,而且速度无法满足实时加解密的要求。无法满足现阶段物联网的发展。

综上所述,如何对视频帧数据进行安全存储,提高实时加解密的速度使用户能够通过移动终端进行远程访问为目前亟待解决的问题。

发明内容

本发明根据上述现有技术存在的不足,提供一种实时视频监控加密认证方法,用于对视频帧数据进行加密存储,防止对原始视频的篡改与伪造,保证视频数据的安全性,而且加密和解密速度快,满足数据跨平台无线传输及远程实时查看的需求。

为解决上述问题,本发明采用的技术方案是:一种实时视频监控加密认证方法,包括以下步骤:

对原始视频进行编码,形成视频帧数据;

对视频帧数据进行hash值计算,得到视频hash值;

对视频帧数据进行加密,形成包含密钥流的加密文件;

将加密文件和视频hash值进行存储和传输。

进一步地,所述原始视频进行编码,形成视频帧数据,具体包括:原始视频通过视频数据放大器和视频编码器转换为视频帧数据。

进一步地,所述视频hash值采用SM3杂凑芯片对视频帧数据进行hash值计算。

进一步地,所述对视频帧数据进行加密,形成包含密钥流的加密文件,具体包括:视频帧数据通过祖冲之流密码机进行加密,加密的视频帧数据形成加密文件。

进一步地,所述祖冲之流密码机以一个128位的初始密钥和一个128位的初始矢量作为输入,输出一串32位字的密钥流对视频帧数据进行加密。

进一步地,所述将加密文件和视频hash值进行存储和传输,具体包括:加密文件和视频hash值通过数据线存入固定存储器中,同时加密文件和视频hash值送入无线网卡进行无线传输。

进一步地,所述将加密文件进行存储和传输之后,还包括:解密验证。

进一步地,所述解密验证具体包括:对传输的加密文件进行解密,对解密的视频数据再次计算sm3杂凑值,并与原始视频的hash值进行对比。

本视频装置结合普通摄像头利用硬件FPGA设计一种便携的、高性能的完成实时摄像加密系统,与以往的视频装置相比更具以下优点:

1、完成了对原始视频数据的高速加密保护;实时采集的原始视频数据经过放大器和视频编码后将图像数据实时传送给我们的加密芯片后,利用祖冲之流密码算法对视频进行加密,测试速度可以满足一秒33帧以上,满足实时视频的要求。如有司法需求进行调用时,然后进行祖冲之算法解密,还原原始视频。祖冲之算法的初始密钥和初始向量值由双方事先约定写入固定芯片。

2、完整性验证防止了对视频的篡改与伪造;我们对视频进行SM3杂凑算法计算Hash值,然后在接受端对解密的视频再次计算SM3杂凑值,然后对比HASH是否一致就可以检验视频是否经过篡改,伪造等操作,很好的保证了视频录像的真实性与防篡改性。

3、实现了数据跨平台无线传输远程查看;视频监控数据被采集、加密处理完成后,通过无线网卡直接传送到服务器上存储,便于警方或者有权限的人员远程解密查看。

附图说明

图1为本发明提出的一种实时视频监控加密认证方法结构图;

图2为本发明所述sm3芯片算法流程图;

图3为本发明所述sm3芯片内部电路结构图;

图4为本发明所述sm3芯片接口电路图;

图5为本发明所述的sm3芯片的消息扩展模块的部分电路结构图;

图6为本发明所述的sm3芯片的压缩函数模块的部分电路结构图;

图7为本发明所述的sm3芯片的杂凑值输出模块的部分电路结构图;

图8为本发明所述的祖冲之流密码机的内部电路结构图;

图9为祖冲之流密码机算法的总体结构图;

图10为本发明所述的线性反馈移位寄存器单元结构图;

图11为本发明所述的比特重组模块结构图;

图12为本发明所述的两个S盒存储结构图。

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