[实用新型]基于FPGA的可调高精度小数分频电路

说明书

技术领域

本实用新型涉及基于FPGA的可调高精度小数分频电路。

背景技术

当前小数分频电路通常采用的方法是遵循吞脉冲原理，在若干个分频周期中采取某种方法使某几个周期多计或少计一个数，从而在整个计数周期的总体平均意义上获得一个小数分频。但在实际应用中有几个问题，一是其是通过时间的延长而实现的整体意义上的周期性，不适合对时钟要求严格的系统；二是其分频后的占空比不为50%,波动较大。

发明内容

本实用新型的目的在于提供一种基于FPGA的可调高精度小数分频电路，其分频数可调，在固定频率时，可作为系统时钟；在可调频率时，可作为AD采样时钟，随输入信号频率变化而变化，从而实现保持采样点不变。

为实现上述实用新型目的，本实用新型的技术方案为：基于FPGA的可调高精度小数分频电路，包括硬件测评调理电路、现场可编辑逻辑门阵列FPGA、AD模块，所述现场可编辑逻辑门阵列FPGA的信号输入端连接硬件测评调理电路，硬件测评调理电路接收输入信号，现场可编辑逻辑门阵列FPGA的可变频率输出至AD模块。

对比现有技术，本实用新型基于FPGA的可调高精度小数分频电路主要包括硬件测频电路、外部时钟、FPGA部分（含DCM倍频，分频数控制、累加分频器等模块，DCM实现倍频）、AD模块等；该新型是通过将初始信号按比例先倍频、再分频的方法达到实现小数分频的结果，输出易识别的频率方波信号。本实用新型旨在实现一种可随输入信号频率变化而变化的高精度小数分频输出的电路。当分频数不变时可作为系统时钟信号输出，当分频数可变时能应用于AD转换采样频率中，并且其输出随模拟输入信号频率的变化而变化，从而实现保持采样点的稳定输出。本实用新型采用高性能DCM模块倍频，能提高分频精度，分频数能随输入信号频率改变而改变；最后实现的小数分频占空比约为50%。

附图说明

图1为本实用新型实施例可调高精度小数分频模型图；

图2为图1中的硬件测频调理电路。

具体实施方式

参见图1-图2，本实用新型实施例基于FPGA的可调高精度小数分频电路，包括硬件测评调理电路、现场可编辑逻辑门阵列FPGA、AD模块，所述现场可编辑逻辑门阵列FPGA的信号输入端连接硬件测评调理电路，硬件测评调理电路接收输入信号，现场可编辑逻辑门阵列FPGA的可变频率输出至AD模块。

作为本实用新型的优选，选择ISE12.4中的signal-dcm（数字时钟管理模块）。DCM（数字时钟管理模块）主要功能有：分频倍频，将输入时钟进行multiply或divide，得到输出时钟；去时钟skew，消除时钟由于传输引起的同一时钟到达不同地点的延迟差；相移输出；全局时钟；电平转换，输出不同电平标准的时钟。所用到的管脚有输入时钟源（CLKIN）、复位、频率综合器输出（CLKFX），CLKFX是CLKIN的M/D倍，其中M=2…32，D=1…32。即最大倍频数为32倍，最小能实现16分频。本实用新型M选择32，D选择1，实现倍频数为32。

输入信号通过硬件采频，通过电压通道过零点采集频率信息，利用FPGA计算出频率。

分频数控制模块利用频率数据，计算出保持采样点数所需采样频率及所需分频数。

累加器法是以累加器的模值为基数，以步长作为计数，这样就可以通过修改累加器的模值和步长，以实现任意任意精度逼近预定的分频比。在时钟的上升沿累加器累加步长，在达到模值时输出信号，实现分频。作为本实用新型的优选，利用累加器实现高精度分频，但由于求步长时进行了取整运算，即四舍五入，所以其结果不是精确值，由此可以看出，累加器法的设计核心是累加器位数的确定，位数越多，则精度越高，相应的资源占用也更多，故采用20位累加器，模值为1048576，能实现高精确度的分频。

输入信号经过过零点采集转变为同频率的高低电平信号，通过FPGA判断，即可得出其频率数。具体实施方式采用频率计数方式，在输入信号上升沿开始计数，直到下个上升沿停止，FPGA时钟频率除以计数值即为输入信号频率。

根据所需，由输入信号频率可对应得出最终需要的的输出信号频率，从而计算得出分频数。对于不同的输入信号频率，计算出的分频数也不同。例如计算得出所需输出频率为1.95Mhz，系统晶振为10Mhz，分频数计算方法如，10*32/1.95=164.1。

上式中的32倍，即为DCM倍频。由于在FPGA计算时都采用整数部分，而倍频的目的是为了将分频数扩大，从而让小数点后移，提高精度。如上式没有倍频，则分频数为5.128，增加了分频难度。