[实用新型]一种网关

权利要求书

1.一种网关，包括第一控制主机(1)、双口RAM(3)、第二控制主机(5)及网线(2)；其特征在于：所述第一控制主机(1)通过网线(2)与双口RAM(3)的一个连接口相连接；所述双口RAM(3)的另一个连接口通过网线(2)与第二控制主机(5)相连接；所述第一控制主机(1)连接外部网络；所述第二控制主机(5)连接内部网络。 

2.根据权利要求1所述的一种网关，其特征在于：第一控制主机(1)包括微处理器(6)、电源电路(12)、时钟晶振电路(8)、动态存储器SDRAM(10)、闪存Flash(11)、输入/输出接口(9)及调试接口JTAG(7)；所述微处理器(6)分别与电源电路(12)、时钟晶振电路(8)、动态存储器SDRAM(10)、闪存Flash(11)、输入/输出接口(9)及调试接口JTAG(7)电连接。 

3.根据权利要求2所述的一种网关，其特征在于：所述动态存储器SDRAM(10)包括存储器U1、电容C1、电容C2及电容C3；所述存储器U1的1脚与电容C1的1脚连接；所述电容C1的2脚接地；所述存储器U1的14脚、27脚分别与1脚并联后接+3.3V电源；存储器U1的3脚与9脚并联后与电容C2的1脚电路；所述电容C2的2脚与电容C3的2脚并联后接地；所述电容C3的1脚分别与存储器U1的43脚、49脚电连接；所述存储器U1的43脚与49脚并联；所述存储器U1的2脚接入LDATA0信号；所述存储器U1的4脚接入LDATA1信号；所述存储器U1的5脚接入LDATA2信号；所述存储器U1的7脚接入LDATA3信号；所述存储器U1的10脚接入LDATA4信号；所述存储器U1的11脚接入LDATA5信号；所述存储器U1的13脚接入LDATA7信号；所述存储器U1的42脚接入LDATA8信号；所述存储器U1的44脚接入LDATA9信号；所述存储器U1的45脚接入LDATA10信号；所述存储器U1的47脚接入LDATA11信号；所述存储器U1的48脚接入LDATA12信号；所述存储器U1的50脚接入LDATA13信号；所述存储器U1的51脚接入LDATA14信号；所述存储器U1的53脚接入LDATA15信号；所述存储器U1的23脚接入LADDR2信号；所述存储器U1的24脚接入LADDR3信号；所述存储器U1的25脚接入LADDR4信号；所述存储器U1的26脚接入LADDR5信号；所述存储器U1的29脚接入LADDR6信号；所述存储器U1的31脚接入LADDR8信号；所述存储器U1的32脚接入LADDR9信号；所述存储器U1的33脚接入LADDR10信号；所述存储器U1的34脚接入LADDR11信号；所述存储器U1的22脚接入LADDR12信号；所述存储器U1的35脚接入LADDR13信号；所述存储器U1的36脚接入LADDR14信号；所述存储器U1的20脚接入LADDR24信号；所述存储器U1的21脚接入LADDR25信号；所述存储器U1的15脚接入LaWBE0信号；所述存储器U1的39脚接入LaWBE1信号；所述存储器U1的37脚接入LsCKE信号；所述存储器U1的38脚接入LsCLK0信号；所述存储器U1的28脚与41脚、54脚并联后接地；所述存储器U1的6脚与12脚、46脚、52脚并联后接地；所述存储器U1的19脚接入LaGCS6信号；所 述存储器U1的18脚接入LaSRAS信号；所述存储器U1的17脚接入LaSCAS信号；所述存储器U1的16脚接入LaWE信号。 

4.根据权利要求2所述的一种网关，其特征在于：所述微处理器(6)为ARM9-S3C2410的系统处理器，其结构为内嵌式微处理器。 

5.根据权利要求2所述的一种网关，其特征在于：所述动态存储器SDRAM(10)包括芯片HY57V561620BT-H芯片。 

6.根据权利要求2所述的一种网关，其特征在于：所述闪存Flash(11)包括K9F1208芯片和SST39VF1601芯片。