[实用新型]抑制单粒子效应电荷扩散的数字集成电路填充单元

说明书

技术领域

本实用新型涉及微电子学中的抗辐射集成电路设计领域，尤其涉及使用版图技术的抗辐射加固，具体讲，涉及抑制单粒子效应电荷扩散的数字集成电路填充单元的设计。

背景技术

集成电路制造工艺的进步导致电路密度增加、器件间距减小，单一粒子轰击半导体产生的电离电荷在芯片中的扩散，会引发相邻敏感区域同时受到单粒子效应（Single Event Effect，SEE）电荷的影响，导致多节点翻转（Multi-node Upset，MNU）或多位翻转（Multi-bit Upset，MBU）。基于设计的抗辐射加固方法（Radiation-Hard By Design，RHBD）通常在系统级、电路级通过增加冗余结构存储信息，以对SEE诱发的电平错误进行屏蔽、检错或纠错。然而，传统的RHBD方案多基于任意时刻只有一个节点受到SEE干扰的假设，MNU和MBU有可能会导致上述方法的失效。另一方面，基于RHBD对MNU和MBU进行抗辐射加固会因为需要更多的冗余结构影响电路的面积、功耗和性能。以针对2比特错误进行纠错的五模冗余法为例，相比于未经加固的电路，该方案会带来超过400%的面积和功耗开销，以及由于使用表决器电路而带来的路径延迟增加。

从源头抑制SEE电荷在芯片中的扩散是针对MNU和MBU进行抗辐射加固的积极方法。目前，已有较多的文献报道了Guard-Ring（GR）和Guard-Drain（GD）结构对抑制SEE电荷扩散的作用。其中，GR是与晶体管衬底同类型的重掺杂区域。对于P型衬底N阱工艺，P型GR（PGR）和N型GR（NGR）分别制作于衬底和N阱中，并分别连接至地GND和电源VDD，因此分别可以用于吸收SEE产生的空穴和电子。GD是与晶体管衬底类型相反的掺杂区域。GD作为反偏PN结，会对发生在临近区域中的SEE产生的电子或空穴进行吸收，从而减少敏感电路节点吸收的电荷量。另外一种可以限制电荷扩散的方法是将相邻的电路单元制作于分立的N阱中，以此阻止电荷在同一N阱中的扩散。

发明内容

为克服现有技术的不足，实现抑制SEE产生的电荷在芯片中的扩散，本实用新型采用的技术方案是，抑制单粒子效应电荷扩散的数字集成电路填充单元，填充单元上部的N阱向下延伸，下部的作为衬底接触的P型有源区向上延伸，形成图形形状，该图形形状构成保护环（Guard-Ring）或保护漏（Guard-Drain）结构。

填充单元上部的N阱和下部的作为衬底接触的P型有源区的图形形状具体为：上部的N阱区域空出一个凹槽，下部的P型有源区向上延伸进入该凹槽。

填充单元上部的N阱和下部的作为衬底接触的P型有源区的图形形具体为：上部N阱从一侧向下延伸至下部P型有源区的凹槽中，下部P型有源区从另一侧向上延伸进N阱的凹槽中。

填充单元上部的N阱和下部的作为衬底接触的P型有源区的图形形状具体为：N阱区域上部为U型，在U型的中部，N阱以Y字型向下延伸，下部的P型有源区向上延伸并填充所有的N阱的空白处。

本实用新型的技术特点及效果：

1、通过版图设计，减少了与填充单元进行拼接的标准单元电路之间N阱的连接区域，进而减少了因N阱连接导致的SEE电荷扩散。

2、在填充单元的下半部分（图2、图3所示的填充单元版图）引入GD结构，帮助吸收SEE产生的电子，阻止其在芯片中的扩散。

3、根据填充单元原本的宽度对其进行相应的版图改造，不使用额外的金属布线，对于集成电路布局布线不产生影响，与标准数字设计流程完全兼容。

附图说明

图1为本实用新型提出的第1）种填充单元的版图结构，

图2为本实用新型提出的第2）种填充单元的版图结构，

图3为本实用新型提出的第3）种填充单元的版图结构。

具体实施方式

对于大规模数字电路而言，将GR和GD技术应用于标准单元库的设计，可以将此两种方法带来的抗辐射加固效果集成在自动化的标准设计流程中。填充单元（Filler）作为标准单元库中的常用和必备单元，通常只用于保持N阱、VDD连线和GND连线的连续性，其本身并不具备任何的逻辑功能。然而，通过对填充单元的版图进行抗辐射改造，可以使其具备GR和GD的结构。同时，可以在填充单元中形成对N阱的部分隔离，从而有效抑制电荷在N阱中的扩散。