[实用新型]协同处理数据的装置有效
申请号: | 201420112519.4 | 申请日: | 2014-03-12 |
公开(公告)号: | CN203788310U | 公开(公告)日: | 2014-08-20 |
发明(设计)人: | 周世欣 | 申请(专利权)人: | 京信通信系统(广州)有限公司 |
主分类号: | H04L29/06 | 分类号: | H04L29/06;H04L12/66 |
代理公司: | 广州华进联合专利商标代理有限公司 44224 | 代理人: | 黄晓庆;陶品德 |
地址: | 510730 广东省*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 协同 处理 数据 装置 | ||
技术领域
本实用新型涉及网关多业务数据处理装置技术领域,特别是涉及协同处理数据的装置。
背景技术
在GSM(Global System for Mobile communication,全球移动通信系统)网关系统中,核心网通过SDH(Synchronous Digital Hierarchy,同步数字体系)网络过来的STM-1(Synchronous Transfer Module,同步传输模块)信号上承载63路E1语音信号。这63路E1语音信号经过Iuh接口接入到GSM网关系统中。而在当前的网关系统中,数据是以IP以太网的方式进行分组交换。因此在网关系统的Iuh接口模块中,需要把这输入进来的63路E1转换为63路IP业务,以便在网关系统中进行传输与处理。在输出方向上,Iuh接口模块需要把待发送的63路IP业务承载在63条E1上在SDH网络上传输。该Iuh接口模块以下称作“STM-1接口转换模块”。STM-1接口转换模块除了要实现IP与E1之间的语音数据转换外,同时也需要支持E1信令的MTP2(Message Transfer Part level2,信息传送第二层)层协议,最终实现PSTN(Public Switched Telephone Network,公共开关电话网络)网接入侧与后端处理设备之间的数据交换、协议解析等功能。
实现上述业务处理,目前常采用协同处理数据的装置是FPGA(Field Programmable Gate Array,现场可编程逻辑门阵列)。业务在FPGA内部分为两大模块处理,分别是协议处理模块和逻辑处理模块。“协议处理模块”运用的是FPGA内部的NIOS软核,实现信令MTP2层协议处理;“逻辑处理模块”运用的是FPGA内部的逻辑资源,实现语音数据的IP转换处理。FPGA内部的逻辑资源强大,相比之下,协议处理能力就比较低下,这样导致FPGA在处理上述业务时,存在处理能力瓶颈,限制整个网关多业务数据处理系统的能力,无法充分实现网关多业务数据高效处理。
实用新型内容
基于此,本实用新型针对一般协同处理数据的装置存在处理能力瓶颈,无法充分利用其强大的逻辑处理能力,限制整个网关多业务数据处理装置的能力的问题,提供一种能够充分利用FPGA强大的逻辑处理能力,提升整个网关多业务数据处理系统能力的协同处理数据的装置。
一种协同处理数据的装置,包括FPGA和用于进行协议处理的外部协议处理器,其中,所述FPGA包括用于进行逻辑处理的逻辑处理模块、用于将业务数据区分为语音数据和协议数据的第一外围电路和用于将逻辑处理后的语音数据和协议处理后的逻辑数据汇聚的第二外围电路,所述外部协议处理器与所述逻辑处理模块并联连接,所述FPGA的两端分别外接核心网和网关系统的上层处理模块。
本实用新型协同处理数据的装置,包括FPGA和用于进行协议处理的外部协议处理器,其中,FPGA包括用于进行逻辑处理的逻辑处理模块、用于将业务数据区分为语音数据和协议数据的第一外围电路和用于将逻辑处理后的语音数据和协议处理后的逻辑数据汇聚的第二外围电路,外部协议处理器与逻辑处理模块并联连接,FPGA在接收到核心网的业务数据时,第一外围电路将业务数据区分为语音数据和协议数据,逻辑处理模块对语音数据进行处理,外部协议处理器对协议数据进行处理,第二外围电路再将两者处理后的数据汇聚,生成处理后的业务数据,发送到网关系统的上层处理模块。整个协同处理数据的装置,通过设置外部协议处理器与FPGA协调工作,充分利用FPGA强大的逻辑处理能力,解决了FPGA处理核心网业务数据的瓶颈问题,提升了整个网关多业务数据处理装置的能力。
附图说明
图1为本实用新型协同处理数据的装置第一个实施例的结构示意图;
图2为本实用新型协同处理数据的装置第二个实施例的结构示意图。
具体实施方式
如图1所示,一种协同处理数据的装置,包括FPGA100和用于进行协议处理的外部协议处理器200,其中,所述FPGA100包括用于进行逻辑处理的逻辑处理模块300、用于将业务数据区分为语音数据和协议数据的第一外围电路和用于将逻辑处理后的语音数据和协议处理后的逻辑数据汇聚的第二外围电路,所述外部协议处理器200与所述逻辑处理模块300并联连接,所述FPGA100的两端分别外接核心网和网关系统的上层处理模块。
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