[实用新型]移位分频器电路

说明书

技术领域

本实用新型涉及数字IC技术领域，更具体地涉及一种移位分频器电路。

背景技术

常见的分频器一般有两种：移位分频器和计数分频器。

计数分频器由于相位比移位分频器控制逻辑更加复杂，在高频设计中经常无法满足时序要求，因此常用于中低频时钟的分频器设计。而移位分频器逻辑比较简单，即使在高频设计中也能够满足时序要求，因此常用于高频时钟的分频器设计。但是，传统的移位分频器，分频后时钟的质量完全取决于寄存器组的初始状态和运行过程中的状态转换，一旦由于一些无法预料的原因导致状态错误，就会直接导致分频出现问题，甚至完全错误。

因此，针对上述问题有必要提供一种改进的移位分频器电路来克服上述缺陷。

实用新型内容

本实用新型的目的是提供一种移位分频器电路，本实用新型的移位分频器电路结构简单，在相同的分频需求下，所需的寄存器和逻辑门器件更少，而且在干扰过后可正常恢复分频。

为实现上述目的，本实用新型提供一种移位分频器电路，且为N分频的移位分频器电路，其中，N为大于或等于2的正整数，所述移位分频器电路包括反相器、N-1个寄存器及N-2个逻辑门器件；每个所述寄存器的复位端均与系统复位信号端连接，每个所述寄存器的时钟端与外部高频时钟输出端连接；所述第N-1寄存器的输出端与所述反相器的输入端连接，所述反相器的输出端分别与所述第1寄存器的输入端及各个逻辑门器件的一输入端连接；各个所述逻辑门器件连接于第1寄存器至第N-1寄存器的输出端与输入端之间，且第1寄存器的输出端与第1逻辑门器件的另一输入端连接，第1逻辑门器件的输出端与第2寄存器的输入端连接，第N-2寄存器的输出端与第N-1逻辑门器件的另一输入端连接，第N-2逻辑门器件的输出端与第N-1寄存器的输入端连接。

较佳地，当N等于2时，所述移位分频器包括反相器及1个寄存器，所述寄存器的输出端与所述反相器的输入端连接，所述反相器的输出端与所述寄存器的输入端连接。

较佳地，所述逻辑门器件为与门。

较佳地，所述逻辑门器件为或门。

与现有技术相比，本实用新型的移位分频器电路，由于包括反相器及N-2个逻辑门器件，使得实现N分频只需N-1个寄存器，简化了移位分频器的结构，便于实现；而且本实用新型的移位分频器电路的反相器在每一个时钟周期内均对第N-1个寄存器的输出进行反转，并输入给第1寄存器及各个逻辑门器件，从而当所述移位分频器的中间状态出错误后，可在一定时间内恢复到正常，并在恢复后可保证分频比不变，提高了移位分频器电路的适用范围，减少了外部干扰对分频的影响。

通过以下的描述并结合附图，本实用新型将变得更加清晰，这些附图用于解释本实用新型。

附图说明

图1为本实用新型移位分频器电路的结构框图。

图2为本实用新型移位分频器电路的第一实施例的电路结构图。

图3为图2所示移位分频器电路进行6分频的电路结构图。

图4为图3所示电路正常工作的时序图。

图5为图3所示电路受到干扰时工作的时序图。

图6为本实用新型移位分频器电路的第二实施例的电路结构图。

图7为图6所示移位分频器电路进行6分频的电路结构图。

图8为图7所示电路正常工作的时序图。

图9为图7所示电路受到干扰时工作的时序图。

图10为本实用新型移位分频器电路的第三实施例的电路结构图。

具体实施方式

现在参考附图描述本实用新型的实施例，附图中类似的元件标号代表类似的元件。如上所述，本实用新型提供了一种移位分频器电路，本实用新型的移位分频器电路结构简单，在相同的分频需求下，所需的寄存器和逻辑门器件更少，而且在干扰过后可正常恢复分频。