[实用新型]一种采用静态写技术减小写功耗的静态随机存储器

说明书

【技术领域】

本实用新型涉及静态随机存储器设计领域，特别涉及一种采用静态写技术减小写功耗的静态随机存储器。

【背景技术】

根据国际半导体技术蓝图（ITRS）预测，静态随机存储器的面积将越来越大，到2014年，将占到整个片上系统（SOC）面积的94%以上。因此，静态随机存储器的功耗，将直接影响到整个SOC的功耗。

请参阅图1所示，图1为典型静态随机存储器写数据通路原理图。该典型数据通路包括位线预充电与均衡电路，存储单元和写驱动器。

位线预充电与均衡电路由PMOS晶体管101～103构成。存储单元由一对交叉耦合的反相器105、107以及NMOS传输管104,106构成。写驱动器由NMOS管108、109，反相器110～112组成。

在静态随机存储器的写操作开始之前，必须对位线115（BL）和位线反118（BLB）进行预冲电操作，使其达到位线预充电电平（本原理图中为VDD）。位线预冲电操作时，字线114（WL）关闭，存储单元处于保持模式。

在静态随机存储器的写操作时，输入数据122通过反向器110～112将数据和数据的反分别传输到写位线120与写位线反121上。写使能119(WE)有效，NMOS晶体管108-109打开，将写位线120与写位线反121分别与位线115与118相连。写位线120与写位线反121中为低电平的一端将与之相连的位线由预充电电平VDD放电至低电平。字线114（WL）有效，NMOS传输管104,105打开，将存储节点116,117分别与位线115，位线反118相连。如果存储节点116，117的电平分别与位线115和位线反118的电平相同，则存储节点116,117的电平不改变。反之，位线115和位线反118将改写存储节点116,117的电平。

由于每一次写操作都要先将位线115和位线反118中为低电平的一端预冲电至VDD，再将位线115和位线反118中的一端放电至0。假设位线上的负载电容为C_BL，每一次写操作时位线上的平均翻转能量为C_BLVDD²，且与写数据翻转的概率无关。在写数据出现连续的“0”或“1”时，即当位线115和位线反118上保持的值与写位线120与写位线反121的值相同时，预冲电操作和放电操作意味着额外的能量损耗。因此，设计一种在此种情况下，采用某种技术以降低写功耗的静态随机存储器是很有意义的。

【实用新型内容】

本实用新型的目的在于提出一种采用静态写技术减小写功耗的静态随机存储器，该存储器在写操作时，不需要对位线进行预充电操作，以降低存储器不必要的能量损耗。

为了实现上述目的，本实用新型采用如下技术方案：

一种采用静态写技术减小写功耗的静态随机存储器，包括译码器、存储阵列、控制电路与预译码器、位线预冲电信号产生电路、位线预冲电与均衡电路和静态写驱动器；

译码器通过多条字线连接存储阵列，译码器还通过多条预译码器输出连接控制电路与预译码器；

存储阵列通过多条位线连接位线预冲电与均衡电路和静态写驱动器；

控制电路与预译码器还通过本地时钟和写使能连接预冲电信号产生电路；控制电路与预译码器还通过写驱动器使能连接静态写驱动器；

位线预冲电与均衡电路通过位线预冲电信号连接预冲电信号产生电路。

本实用新型进一步的改进在于：位线预冲电信号产生电路在外部时钟的上升沿检测写使能是否有效，如果写使能信号有效，则位线预冲电信号无效；否则，位线预充电信号有效。

本实用新型进一步的改进在于：如果写使能信号有效，静态写驱动器将输入数据直接连接到位线上；根据译码器的字线译码结果，位线上数据被写入存储阵列中相应的存储单元。

本实用新型进一步的改进在于：在写操作时，如果写入数据与位线上保持的值相等，则位线不发生翻转；如果写入数据与位线上保持的值相反，则位线发生翻转。

本实用新型进一步的改进在于：静态写驱动器包括反相器、第一三态反相器和第二三态反相器；反相器的输入端和第二三态反相器的输入端连接写入数据；反相器的输出端连接第一三态反相器的输入端，第一三态反相器的输出端连接位线，第二三态反相器的输出端连接位线反；第一三态反相器的使能端和第二三态反相器的使能端连接写使能信号；当写使能信号有效时，写入数据和写数据反分别经过第二三态反相器和第一三态反相器驱动位线反和位线；当写使能信号无效时，位线和位线反浮空。