[实用新型]一种基于形状工程的可编程纳磁体择多逻辑门电路

说明书

技术领域

本实用新型涉及纳电子器件与电路技术领域，具体涉及一种基于形状工程的可编程纳磁体择多逻辑门电路。

背景技术

随着微电子器件特征尺寸的减小，微电子集成电路的发展已经进入纳电子器件时代，而纳磁体逻辑(Nanomagnet Logic，NML)就是一种典型的纳电子器件技术。纳磁体逻辑除了拥有典型的纳电子器件优点，诸如极低功耗和极小尺寸特征外，它还具有天然非易失性和抗辐射特征，从而被认为是一种具有广阔应用前景的硅基晶体管替代技术。然而，作为一种极具潜力的器件候选技术，NML必须展示其能实现关键的逻辑可编程功能，这是因为可编程机制在现代大规模集成电路中具有重要的意义。

由于可编程在纳磁体逻辑实际应用中的重要性，该问题已得到了学者的初步关注。实际上，NML可编程技术的起源要追溯到2006年《Majority logic gate for magnetic quantum-dot cellular automata》(Science，2006，311(5758)：205-208)，该文作者Imre等人在首次制备出择多逻辑门的同时，提出了一种NML可编程的实现方案，即通过制备4组电路版图结构来完成择多逻辑门8组输入组合的可重配置。然而，采用这样的思想来进行NML可编程效率较低，其原因一是同一种结构只能配置两个输入组合(左向和右向时钟)，而八个输入组合需要四种不同结构，这不利于实际应用中的电路制备。而后，Varga等人在2010年《Programmable nanomagnet-logic maj ority gate》(Proceedings of Device Research Conference.New York：IEEE，2010，85-86)提出了一种新颖的NML可编程实现方案，即采用3个不同的水平放置驱动纳磁体器件来构建可编程。总的来说，该方法是一种重要的改进。但是我们注意到额外的水平放置驱动器件需要更大的版图面积，且会导致门延时增加。

实用新型内容

本实用新型的目的在于克服上述现有技术的缺点，提供了一种基于形状工程的可编程纳磁体择多逻辑门电路，该电路结构简单、紧凑、高效，并且无门延时。

为达到上述目的，本实用新型所述的基于形状工程的可编程纳磁体择多逻辑门电路包括位于磁场中的第一纳磁体、第二纳磁体、第三纳磁体、第四纳磁体及第五纳磁体，第一纳磁体及第二纳磁体分别设置于第三纳磁体的左侧及右侧，第四纳磁体及第五纳磁体分别设置于第三纳磁体的下侧及上侧，第一纳磁体、第二纳磁体、第三纳磁体、第四纳磁体及第五纳磁体呈十字型分布；

所述第二纳磁体的横截面及第三纳磁体的横截面均为长方形，第一纳磁体的横截面、第四纳磁体的横截面及第五纳磁体的横截面均为直角梯形，第一纳磁体的横截面中高与下底的比例大于第五纳磁体的横截面中高与下底的比例，第五纳磁体的横截面中高与下底的比例大于第四纳磁体的横截面中高与下底的比例；

第三纳磁体横截面上的长正对第一纳磁体横截面上的下底及第二纳磁体横截面上的长，第三纳磁体横截面上的宽正对第四纳磁体横截面上的高及第五纳磁体横截面上的高。

所述第三纳磁体与第一纳磁体、第二纳磁体、第四纳磁体及第五纳磁体之间的间距均为40nm。

所述第一纳磁体的横截面中下底为100nm，高为50nm；

所述第二纳磁体的横截面中长为100nm，宽为50nm；

所述第三纳磁体的横截面中长为100nm，宽为50nm；

所述第四纳磁体的横截面中下底为150nm，高为50nm；

所述第五纳磁体的横截面中下底为125nm，高为50nm。

本实用新型具有以下有益效果：

本实用新型所述的基于形状工程的可编程纳磁体择多逻辑门电路包括第一纳磁体、第二纳磁体、第三纳磁体、第四纳磁体及第五纳磁体，第一纳磁体的横截面中高与下底的比例大于第五纳磁体的横截面中高与下底的比例，第五纳磁体的横截面中高与下底的比例大于第四纳磁体的横截面中高与下底的比例，因此使第一纳磁体的转换时钟场小于第四纳磁体的转换时钟场及第五纳磁体的转换时钟场，同时将所述第一纳磁体作为左输入，从而使本实用新型所述的电路结构简单、紧凑、高效，并且无门延时。

附图说明

图1为本实用新型的结构示意图；

图2为本实用新型中实施例一的结构示意图。

其中，1为第一纳磁体、2为第二纳磁体、3为第三纳磁体、4为第四纳磁体、5为第五纳磁体。

具体实施方式