[实用新型]多路同步信号产生装置

说明书

技术领域

本实用新型涉及时频研究技术领域，主要适用于产生两路或多路频率相同而相位固定的信号。

背景技术

在时频研究领域，很多时候需要产生两路或多路频率相同而相位固定的信号。现有技术中通过同一信号源产生几路同频同相的信号，然后通过RC一阶延时电路实现移相的功能，进而达到产生几路同频相位固定的信号产生。

传统的移相技术存在着受模拟元器件参数不稳定的限制，导致移相的相位出现抖动的问题。

实用新型内容

本实用新型所要解决的技术问题是提供一种多路同步信号产生装置，该装置具有采用基于直接数字式频率合成器DDS的数字移相技术，通过微处理器中的定时器产生几路同频异相信号，使得其相位差直接受定时器精度控制，并且通过压控晶振提供高稳的外部时钟作为微处理器的内部时基，使得产生的相位无论从精度上还是稳定程度上都较现有技术得到大幅提升的特点。

为解决上述技术问题，本实用新型提供了一种多路同步信号产生装置，包括：微处理器、直接数字式频率合成器DDS、压控晶振、同步鉴相模块；

所述微处理器与所述直接数字式频率合成器DDS、所述压控晶振、所述同步鉴相模块分别连接，微处理器内部设置有定时器；

压控晶振连接微处理器的外部时钟输入端、直接数字式频率合成器DDS的MCLK引脚；

直接数字式频率合成器DDS经用户端鉴频环路与同步鉴相模块连接。

优选的技术方案为，所述直接数字式频率合成器DDS在内部无PLL倍频环节时，所述MCLK引脚输入的时钟源的频率高于IOUT端输出信号频率至少4倍。

更加优选的技术方案为，所述直接数字式频率合成器DDS通过其FSELECT端、FSYNC端、SCLK端、SDATA端与所述微处理器连接，所述FSELECT端为键控调频信号输入端；直接数字式频率合成器DDS的PSEL0端、PSEL1端接地；直接数字式频率合成器DDS内部的两个寄存器分别存储两个不同的频率值。

进一步优选的技术方案为，所述定时器为16位定时器。

本实用新型的有益效果在于：

1.本实用新型通过由于采用了数字移相技术，使得移相的相位可以得以保证。从而解决了传统移相技术受模拟元器件参数不稳定限制，导致移相的相位出现抖动的问题。

2.通过微处理器中的定时器产生同频异相信号，使得其相位差直接受定时器精度控制，从而使相位精度得以提升。

3.通过压控晶振提供高稳的外部时钟作为微处理器的内部时基，使得产生的相位稳定程度得到提升。

4.当直接数字式频率合成器DDS在内部无PLL倍频环节时，将MCLK引脚输入的时钟源的频率设置成高于IOUT端输出信号频率至少4倍，能够得到更好的相位噪声，通过外部滤波电路后，可得到比较纯净的信号谱。

附图说明

图1为本实用新型实施例的结构示意图。

图2为本实用新型实施例中DDS引脚连接状态示意图。

图3为本实用新型实施例中DDS串行通讯时序图。

图4为本实用新型实施例中微处理器通过定时器产生的几路信号相位关系图。

其中，a-DDS的外部时钟，b-微处理器的外部时钟，c-命令字，d-DDS输出的射频信号，e-同步鉴相信号，f-鉴频信号，g-同步鉴相结果。

具体实施方式

为进一步阐述本实用新型为达成预定实用新型目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本实用新型提出的多路同步信号产生装置的具体实施方式及工作原理进行详细说明。

由图1所示的本实用新型实施例结构示意图可知，本实施例的组成部分包括：微处理器、直接数字式频率合成器DDS、压控晶振、同步鉴相模块。其中，微处理器与直接数字式频率合成器DDS、压控晶振、同步鉴相模块分别连接，微处理器内部设置有定时器；压控晶振连接微处理器的外部时钟输入端、直接数字式频率合成器DDS的MCLK引脚；直接数字式频率合成器DDS经用户端的鉴频环路与同步鉴相模块连接。

微处理器通过串行时序命令字控制直接数字式频率合成器DDS的相应带FSK调制的频率信号的输出，由于直接数字式频率合成器DDS的外部时钟信号a来自于压控晶振，故直接数字式频率合成器DDS输出的频率信号具有压控晶振输出频率信号的稳定性。