[实用新型]基于native晶体管的高电源抑制带隙基准源

权利要求书

1.基于native晶体管的高电源抑制带隙基准源，其特征在于，它包括误差放大器A、native NMOS晶体管M_NA1、NMOS晶体管MN1、NMOS晶体管MN2、NMOS晶体管MN3、PMOS晶体管MP1、PMOS晶体管MP2、PNP型三极管Q1、PNP型三极管Q2、电阻R1、电阻R2和电阻R3；

PMOS晶体管MP1的源极、NMOS晶体管MN3的漏极和Native NMOS晶体管M_NA1的漏极同时连接电源VDD；

PMOS晶体管MP1的栅极和PMOS晶体管MP2的栅极同时接地GND；

PMOS晶体管MP1的漏极连接PMOS晶体管MP2的源极；

NMOS晶体管MN3的栅极同时连接PMOS晶体管MP2的漏极、NMOS晶体管MN1的漏极及其栅极；NMOS晶体管MN1的源极连接NMOS晶体管MN2的漏极及其栅极，NMOS晶体管MN2的源极接地；

Native NMOS晶体管M_NA1的栅极连接误差放大器A的输出端VO；

Native NMOS晶体管M_NA1的源极同时连接NMOS晶体管MN3的源极、电阻R2的一端、电阻R3的一端和带隙基准源的输出端VREF；

电阻R2的另一端同时连接误差放大器A的同相输入端和PNP型三极管Q1的发射极，PNP型三极管Q1的基极和集电极同时连接GND；

电阻R3的另一端同时连接误差放大器A的反相输入端和电阻R1的一端，电阻R1的另一端连接PNP型三极管Q2的发射极；PNP型三极管Q2的基极和集电极连接GND。

2.根据权利要求1所述基于native晶体管的高电源抑制带隙基准源，其特征在于，它包括误差放大器A、native NMOS晶体管M_NA1、native NMOS晶体管M_NA2、NMOS晶体管MN1、NMOS晶体管MN2、NMOS晶体管MN3、PMOS晶体管MP1、PMOS晶体管MP2、PNP型三极管Q1、PNP型三极管Q2、PNP型三极管Q3、电阻R1、电阻R2、电阻R3和电阻R4；

PMOS晶体管MP1的源极、NMOS晶体管MN3的漏极、Native NMOS晶体管M_NA1的漏极和Native NMOS晶体管M_NA2的漏极同时连接电源VDD；

PMOS晶体管MP1的栅极和PMOS晶体管MP2的栅极同时接地GND；

PMOS晶体管MP1的漏极连接PMOS晶体管MP2的源极；

NMOS晶体管MN3的栅极同时连接PMOS晶体管MP2的漏极、NMOS晶体管MN1的漏极及其栅极；NMOS晶体管MN1的源极连接NMOS晶体管MN2的漏极及其栅极，NMOS晶体管MN2的源极接地；

Native NMOS晶体管M_NA1的栅极和Native NMOS晶体管MNA2的栅极连接在一起，并连接误差放大器A的输出端VO；

Native NMOS晶体管M_NA1的源极同时连接NMOS晶体管MN3的源极、电阻R2的一端和电阻R3的一端；

电阻R2的另一端同时连接误差放大器A的同相输入端和PNP型三极管Q1的发射极，PNP型三极管Q1的基极和集电极同时连接GND；

电阻R3的另一端同时连接误差放大器A的反相输入端和电阻R1的一端，电阻R1的另一端连接PNP型三极管Q2的发射极；PNP型三极管Q2的基极和集电极连接GND；

Native NMOS晶体管M_NA2的源极同时连接电阻R4的一端和带隙基准源的输出端VREF；

电阻R4的另一端连接PNP型三极管Q3的发射极，PNP型三极管Q3的基极和集电极同时连接GND。

3.基于native晶体管的高电源抑制带隙基准源，其特征在于，它包括误差放大器A、NMOS晶体管MN1、NMOS晶体管MN_CA、二极管D1、native NMOS晶体管M_NA1、nativeNMOS晶体管M_NA2、native NMOS晶体管M_NA3、native NMOS晶体管M_NA4、PNP型三极管Q1、PNP型三极管Q2、PNP型三极管Q3、电阻R1、电阻R2、电阻R3和电阻R4；

NMOS晶体管MN1的栅极、漏极、native NMOS晶体管M_NA3的漏极和native NMOS晶体管M_NA4的漏极同时连接电源VDD；native NMOS晶体管M_NA3的栅极和native NMOS晶体管M_NA4的栅极连接在一起，并连接公共节点VB；所述公共节点VB为NMOS晶体管MN1的源极、NMOS晶体管MN_CA的栅极和二极管D1的阴极的公共节点；

NMOS晶体管MN_CA的源极和漏极连接在一起，并与二极管D1的阳极同时接地GND；

native NMOS晶体管M_NA3的源极连接Native NMOS晶体管M_NA1的漏极；native NMOS晶体管M_NA4的源极连接Native NMOS晶体管M_NA2的漏极；

Native NMOS晶体管M_NA1的栅极和Native NMOS晶体管M_NA2的栅极连接在一起，并连接误差放大器A的输出端VO；

Native NMOS晶体管M_NA1的源极同时连接电阻R2的一端和电阻R3的一端；

电阻R2的另一端同时连接误差放大器A的同相输入端和PNP型三极管Q1的发射极，PNP型三极管Q1的基极和集电极同时连接GND；

电阻R3的另一端同时连接误差放大器A的反相输入端和电阻R1的一端，电阻R1的另一端连接PNP型三极管Q2的发射极；PNP型三极管Q2的基极和集电极连接GND；

Native NMOS晶体管M_NA2的源极同时连接电阻R4的一端和带隙基准源的输出端VREF；

电阻R4的另一端连接PNP型三极管Q3的发射极，PNP型三极管Q3的基极和集电极同时连接GND。