[实用新型]基于高性能BW100芯片的SAR并行处理装置

权利要求书

1.基于高性能BW100芯片的SAR并行处理装置，其特征在于：包括一个主BW100芯片和一个从BW100芯片，二者之间通过一个LINK口相连，二者分别通过两路LINK口与FPGA控制器（1）的输入输出端相连，FPGA控制器（1）外挂DDR3存储器作为共享内存，FPGA控制器（1）的输入输出端还分别与第一、二QDRII SRAM存储器的输入输出端相连。

2.根据权利要求1所述的基于高性能BW100芯片的SAR并行处理装置，其特征在于：所述主、从BW100芯片通过FPGA控制器（1）内部的第一数据通讯通道与第一、二QDRII SRAM存储器通讯，所述第一数据通讯通道包括第一、二LINK接口，主BW100芯片通过第一LINK接口分别与LINK1收FIFO、LINK1发FIFO通讯，从BW100芯片通过第二LINK接口分别与LINK2收FIFO、LINK2发FIFO通讯，用于接收回波数据输入的QDRII发缓存的输出端分别与LINK1收FIFO、LINK2收FIFO的输入端相连，LINK1发FIFO、LINK2发FIFO的输出端均与QDRII收缓存的输入端相连，QDRII收缓存的输出端与数据切换单元的输入端相连，数据切换单元的输出端与QDRII发缓存的输入端相连，数据切换单元的输入输出端分别与第一、二QDRII接口相连，第一、二QDRII接口分别与第一、二QDRII SRAM存储器相连。

3.根据权利要求1所述的基于高性能BW100芯片的SAR并行处理装置，其特征在于：所述第一、二QDRII SRAM存储器通过FPGA控制器（1）内部的第二数据通讯通道与DDR3存储器通讯，所述第二数据通讯通道包括分别与第一、二QDRII SRAM存储器相连的第一、二QDRII接口，第一、二QDRII接口的输入输出端均与数据切换单元的输入输出端相连，数据切换单元通过DDR3收缓存与DDR3接口的输入端相连，DDR3接口与DDR3存储器相连，DDR3接口的输出端通过DDR3发缓存与数据切换单元的输入端相连。