[实用新型]多路复选器

说明书

技术领域

本实用新型涉及集成电路设计领域，具体涉及多路复选器。

背景技术

现场可编程门阵列(Field-Programmable Gate Array，FPGA)，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

对于FPGA芯片，由于其80％的面积为互连结构，因此互连结构是FPGA的重要功能模块，对于实现电路功能、提高电路性能具有重要的作用。互连结构由多路复选器组成，图1为现有技术中一个多路复选器驱动另外三个多路复选器的数据通道简化电路结构图，其不足之处在于：

(1)如图1所示当一个多路复选器的输出接三个负载的时候，因负载前的金属线的电阻值(R1，R2，R3)从几十欧姆到几百欧姆不同，现有技术中的前级驱动要通过传输门接负载中的保持逻辑0电路中的PMOS管，PMOS管在功效上相当于一个上拉电阻，该PMOS管和负载前的金属线的电阻形成分压，上拉电阻越强，信号的延时也就越大，进而影响到信号的远距离传输；

(2)如图1所示，一个多路复选器的输出接32个输入，1个输入代表一个扇出，这32个输入就是32个扇出。可以打开1个输入、2个输入，最多开到32个输入。打开的输入越多，扇出就越多，从输入到输出的时序会随着扇出数目的不同，每个扇出的信号从0变为1的时候，反相器驱动的PMOS管在功效上相当于一个上拉电阻，扇出越多，并联的上拉电阻越强，上拉电阻会和负载前的金属线上寄生电阻分压，上拉电阻越强，信号的延时也就越大，上拉电阻小于金属线电阻的时候，信号就不能传输了，从一个扇出，到32个扇出，延时的值不是等比例变化的，扇出越多的时候，延时会大的多。信号保持完整的线性即是负载的个数和延迟时间成比例，当延时的值不是等比例变化的时候使得信号输出很难保持完整的线性。

(3)当扇出数目比较大的时候，因驱动离负载的物理距离大，金属线的电阻非常巨大，再加上负载上的上拉电阻造成信号的上升沿和下降沿比较缓，中间态的时间会增大，漏电会增多导致功耗较大。

实用新型内容

本实用新型的目的是在于解决上述现有技术中的不足之处，提供一种多路复选器。应用于FPGA芯片，防止信号传输失真，使得信号输出保持完整的线性，同时降低了功耗。

为实现上述目的，本实用新型提供了一种多路复选器，多路复选器包括包括M个带控制位的反相器、N个M选1多路器；

所述N个M选1多路器的第i个输入端并联，再与第i个所述带控制位的反相器的输出端相连接，且其中N、M为整数，M为2的幂数，i为1，2，…，M；

当所述控制位为第一电平时，则所述带控制位的反相器输出高阻态，当第i个控制位为第二电平时，则所述第i个所述带控制位的反相器打开，选通所述N个M选1多路器。

优选地，所述M选1多路器具体为64选1多路器；所述64选1多路器包括8选1多路器、第一P型MOS管P1、第二P型MOS管P2、反相器D0；

第一级中的每个8选1多路器的输出端分别与第二级中的一个8选1多路器的输入端相连接，所述第二级中的一个8选1多路器的输出端、所述第一P型MOS管P1的漏极与所述第二P型MOS管P2的漏极连接在所述反相器D0的输入端，所述第一P型MOS管P1的栅极输入初始信号，第一P型MOS管P1的源极与第二P型MOS管P2的源极相接并接电源，所述第二P型MOS管P2的栅极与所述反相器D的输出端相连接；

当所述初始信号init为第二电平，反相器D0的输入端为第一电平时，反相器D0的输出端为第二电平，第一P型MOS管P1的漏极为高阻态，反相器D0的输入端会由第二P型MOS管P2给拉至第一电平，则不选通所述64选1多路器，当所述初始信号init为第一电平时，则选通所述64选1多路器。

本实用新型提供的一种多路复选器应用于FPGA芯片，防止信号远距离传输失真，使得信号输出保持完整的线性，同时降低了功耗。

附图说明

图1为现有技术中一个多路复选器驱动另外三个多路复选器的数据通道简化电路结构图；

图2为本实用新型实施例提供的一种多路复选器的结构图；

图3为本实用新型实施例提供的一种多路复选器中的64选1多路器的结构图；

图4为本实用新型实施例提供的一个多路复选器驱动另外三个多路复选器的数据通道简化电路结构图。

具体实施方式