[实用新型]一种掺杂的肖特基势垒器件

说明书

技术领域

本实用新型主要涉及一种肖特基势垒器件的掺磷的金属硅化物势垒结。

背景技术

肖特基半导体器件广泛应用于直流-直流转换器、电压调节器（电信传输/伺服器、交流电源适配器及充电器领域，基于肖特基器件较普通PN结二极管性能优势，其具有较低的正向饱和压降(VF)，因此同等面积下，肖特基器件具有更低的正向饱和压降，将更具有竞争优势；而本实用新型提供一种掺杂的肖特基势垒器件，在同等条件下，较常规肖特基势垒器件具有低的正向饱和压降，且工艺制作方法与传统的制作方法兼容，容易实现。

实用新型内容

本实用新型提供一种掺杂的肖特基势垒器件，其具有低的正向饱和压降。一种掺杂的肖特基势垒器件，其特征在于：包括外延层（N-）、衬底层（N+），在外延层（N-）上形成肖特基势垒层（P-MSi），肖特基势垒层采用掺杂磷的金属硅化物作为势垒层，肖特基势垒层上蒸镀金属形成阳极（top metal），衬底层（N+）背面减薄后蒸镀金属形成阴极(back metal)，势垒区边缘采用掺硼形成保护环（P+）。

肖特基势垒层（P-MSi）是由溅射的薄层势垒金属，与外延层顶部N-型半导体材料，在450℃-500℃氮气氛下合金形成金属硅化物势垒结（MSi）后，采用低能量小束流注入掺杂磷后采用800-900℃的快速退火，形成掺杂的势垒层（P-MSi）。

另外，可形成掺磷的金属硅化物势垒结的肖特基势垒器件的制造流程，包括如下步骤：

A、在N-外延层上生长氧化层，经过第一次光刻、腐蚀工步，将P+环区刻开，进行硼掺杂推结形成终端保护环P+；

B、再经过第二次光刻、腐蚀工步，将势垒区刻开，漏出N-表层；

C、经过薄层金属淀积、低温氮气合金工步，在N-表层形成金属硅化物肖特基势垒层（MSi），通过选择腐蚀，将势垒区多余的金属及氧化层上的金属去除；

D、采用低能量、小束流注入工步，在金属硅化物中进行磷掺杂，通过800-900℃的快速退火，将掺杂的磷激活，形成掺杂磷的金属硅化物肖特基势垒层（P-MSi）；此掺杂磷的金属硅化物肖特基势垒层，较无注入掺杂的金属硅化物肖特基势垒层势垒高度降低；掺杂的磷杂质激活后分布不能超过金属硅化物肖特基势垒层(MSi)厚度，否则将会导致反向漏电流大幅度的增加，因此选择合适的注入剂量、能量和快速退火温度、时间匹配是重要的控制点；

E、进行正面金属层蒸镀，通过第三次光刻、腐蚀，形成正面金属电极；

F、利用减薄技术将衬底层(N+)底部减薄，再进行背面金属层蒸镀，整个器件结构形成。

本实用新型的肖特基势垒器件的加工生产制造流程，其特点是在传统制造流程上增加一步低能量、小束流注入，在金属硅化物中掺杂磷，通过快速退火激活磷杂质，形成掺磷的金属硅化物势垒结（P-MSi），此肖特基势垒器件具有低正向饱和压降，可提高产品竞争优势。

附图说明

图1为本实用新型一种掺杂的肖特基势垒器件的结构示意图；

图2 为本实用新型的肖特基势垒层掺杂浓度分布图；

图3为采用本实用新型的肖特基器件正向I-V曲线与传统肖特基器件比较图；

图4为采用本实用新型的肖特基器件反向V-I曲线与传统肖特基器件比较图。

具体实施方式

图1为本实用新型一种掺杂的肖特基势垒器件的结构示意图；一种掺杂的肖特基势垒器件，其特征在于：包括外延层（N-）、衬底层（N+），在外延层（N-）上形成肖特基势垒层（P-MSi），肖特基势垒层采用掺杂磷的金属硅化物作为势垒层，肖特基势垒层上蒸镀金属形成阳极（top metal），衬底层（N+）背面减薄后蒸镀金属形成阴极(back metal)，势垒区边缘采用掺硼形成保护环（P+）。

本实用新型的肖特基势垒器件制造流程如下：

A、在N-外延层上生长氧化层，经过第一次光刻、腐蚀工步，将P+环区刻开，进行硼掺杂推结形成终端保护环P+；

B、再经过第二次光刻、腐蚀工步，将势垒区刻开，漏出N-表层；

C、经过薄层金属淀积、低温氮气合金工步，在N-表层形成金属硅化物肖特基势垒层（MSi），通过选择腐蚀，将势垒区多余的金属及氧化层上的金属去除；