[实用新型]一种数据处理装置及飞行器

说明书

技术领域

本实用新型涉及电子技术领域，尤其涉及一种数据处理装置及飞行器。

背景技术

FPGA（Field-Programmable Gate Array，可编程逻辑门阵列）是一种半定制的集成电路，用户通过编程可以把FPGA设计成任意的数字集成电路芯片， 因为其灵活性，FPGA是数字信号接口的最佳选择。

基于LVDS（Low Voltage Differential Signaling，低压差分信号）接口的数据传输方式以其可高速率传输数据，低噪声、低功耗等优点，已在包括图像传感器等装置中得到广泛的应用。LVDS的时钟输出通道包括两个，相关引脚为差分时钟信号正端和差分时钟信号负端。

LVDS在与FPGA配合进行数据处理时，一个LVDS 链路就需要占用FPGA上的一个PLL和一对专用时钟管脚。图1示出了一种现有的连接方式，在只有一对专用时钟管脚的FPGA中，就只能接入一个图像传感器。在两路LVDS的差分时钟信号分别输入后，FPGA会对其进行融合计算，得到用于对输入的数据信号进行采样的时钟信号，并基于该时钟信号对数据信号进行采样。

在FPGA中，PLL和专用时钟管脚都是紧缺的资源，目前采用的将具有双时钟信号的链路接入FPGA时钟管脚的方式，限制了单片FPGA可以接入的具有双时钟信号的摄像头等探测器的数量。

实用新型内容

本实用新型实施例提供了一种数据处理装置及飞行器，能够在原有FPGA的基础上增加接入相应探测器的数量。

本实用新型实施例提供了一种数据处理装置，包括：用于感测数据信号的探测器，用于基于时钟信号处理所述数据信号的处理器，以及时钟转换器，

所述探测器的数据信号输出引脚与所述处理器的数据信号输入引脚相连；

所述探测器包括至少两个时钟输出引脚，所述探测器的每一个时钟输出引脚与所述时钟转换器的一输入引脚相连；

所述时钟转换器的输出引脚与所述处理器的时钟输入引脚相连；

所述时钟转换器，用于将从各输入引脚输入的时钟信号转换为单端时钟信号，并将所述单端时钟信号通过所述输出引脚输出至所述处理器。

其中可选地，所述探测器为基于差分时钟信号的探测器；

所述探测器的差分时钟信号正端与所述时钟转换器的第一输入引脚相连；

所述探测器的差分时钟信号负端与所述时钟转换器的第二输入引脚相连；

所述时钟转换器，具体用于将所述探测器输出的差分时钟信号转换为单端时钟信号，并输出至所述处理器。

其中可选地，所述探测器的差分时钟信号正端到所述时钟转换器的第一输入引脚之间的距离大于所述时钟转换器的输出引脚到所述处理器的输入引脚之间的距离；和/或所述探测器的差分时钟信号负端到所述时钟转换器的第二输入引脚之间的距离大于所述时钟转换器的输出引脚到所述处理器的输入引脚之间的距离。

其中可选地，所述探测器包括采用低压差分信号接口的图像传感器；所述处理器包括可编程逻辑门阵列FPGA构成的处理器。

其中可选地，所述装置还包括：数据执行器；

所述数据执行器的数据输入引脚与所述处理器的数据输出引脚；

所述数据执行器，用于响应从所述数据输入引脚输入的由所述处理器处理后的数据。

相应地，本实用新型实施例还提供了一种飞行器，包括：探测器、处理器及时钟转换器，其中：

所述探测器，用于在飞行过程中，感测相关的数据信号；

所述处理器，用于基于时钟信号处理所述数据信号；

所述探测器的数据信号输出引脚与所述处理器的数据信号输入引脚相连；

所述探测器包括至少两个时钟输出引脚，所述探测器的每一个时钟输出引脚与所述时钟转换器的一输入引脚相连；

所述时钟转换器的输出引脚与所述处理器的时钟输入引脚相连；

所述时钟转换器，用于将从各输入引脚输入的时钟信号转换为单端时钟信号，并将所述单端时钟信号通过所述输出引脚输出至所述处理器。

其中可选地，所述探测器为基于差分时钟信号的探测器；

所述探测器的差分时钟信号正端与所述时钟转换器的第一输入引脚相连；

所述探测器的差分时钟信号负端与所述时钟转换器的第二输入引脚相连；

所述时钟转换器，具体用于将所述探测器输出的差分时钟信号转换为单端时钟信号，并输出至所述处理器。