[实用新型]应用四输入保护门的抗辐射锁存器

说明书

技术领域

本实用新型涉及抗辐射集成电路设计领域，尤其设计使用二输入保护门和四输入保护门对时序电路进行加固，具有抗单粒子翻转(Single event upset，SEU)和部分抵抗多比特翻转(Multiple-bit upset，MBU)的能力。具体讲，涉及一种应用四输入保护门的抗辐射锁存器。

背景技术

集成电路应用于太空领域时，会遭受粒子轰击引起软错误，常见的太空中的辐射机理有α粒子、高能中子、高能宇宙射线、低能宇宙中子的轰击，这些粒子打向硅表面引起晶体管内部产生多余电荷而错误的开启或关断。对于应用于空间环境中的数字电路，特别是时序电路，单粒子翻转的发生会严重影响芯片功能的正确性。当注入的电荷量不足以引起电平翻转而引起电平的瞬间脉冲时，发生单粒子瞬态效应(Single Event Transient,SET)。现有的加固技术多数针对SEU，但是随着集成电路尺寸的减小以及芯片供电电压的下降，MBU发生的几率正在逐步上升，从而影响电路的性能。

锁存器是电路中最常用到的存储单元，对于锁存器的加固尤为重要。常用的设计加固方法(Radiation Hardened-by Design,RHBD)有模组冗余和使用保护门。模组冗余会大大增加电路面积和功耗，保护门电路则不会。常用的是二输入保护门结构(Double Input Guard_gate,DIG)，可以抵抗发生在两个输入端的SEU和SET。另外本结构还应用了四输入保护门(Four Input Guard_gate,FIG)。

发明内容

为克服现有技术的不足，本实用新型旨在提供一种可以应用于辐射环境下的锁存器，可以抵抗SEU和部分MBU。当锁存器的存储节点以及输入信号由于粒子轰击而发生双比特翻转时，该锁存器能够通过保护门泄放掉沉积在敏感节点上的电荷，从而使锁存器的存储状态不会发生改变，使正确电平信号传入后级电路。为此，本实用新型采用的技术方案是，应用四输入保护门的抗辐射锁存器，由7个传输门TG1～6，3个反相器INV1～3，3个二输入保护门(Double Input Guardgate,DIG)DIG1～3和一个四输入保护门构成，四路相同的输入信号中三路分别对应输入到输入端D1、D2、D3，输入端D1、D2、D3分别依次对应通过传输门TG1、传输门T G2、传输门TG3送入对应的二输入保护门DIG1～3，输入信号经输入端D1、输入端D2作为二输入保护门DIG1的输入，二输入保护门DIG1的输出A经过反相器INV1和传输门TG5连至输入端D1；输入端D2、输入端D3作为二输入保护门DIG2的输入，二输入保护门DIG2的输出B经由反相器INV2和传输门TG6连至输入端D2；输入端D1、输入端D3作为二输入保护门DIG3的输入，二输入保护门DIG3的输出C经反相器INV3和TG7连至输入端D3；输出A、B、C作为四输入保护门的输入信号，前述三路输入信号以外的一路输入四输入保护门输出Q。

二输入保护门DIG结构为，使用两个PMOS管PM1和PM2串联，两个NMOS管NM1和NM2串联；PM1的源级接VDD，PM2的漏极接NM2的漏极，NM1的源级接GND，PM1和NM1的栅极作为一个输入A，PM2和NM2的栅极作为另一个输入B，PM2和NM2的漏极作为输出O。

四输入保护门的结构为,使用四个PMOS管串联，四个NMOS管串联；第4个PMOS管的源级接VDD，第1个PMOS管的漏极接第1个NMOS管的漏极，第4个NMOS管的源级接GND，第1个NMOS管和第1个PMOS管的栅极分别接正反时钟，第2个NMOS管和第2个PMOS管的栅极作为一个输入，第3个NMOS管和第3个PMOS管的栅极作为另一个输入，第4个NMOS管和第4个PMOS管的栅极再作为一个输入，第1个NMOS管和第1个PMOS管的漏极作为输出O。

本实用新型的技术特点及效果：

本实用新型是通过结构设计的手段对电路进行加固的，因此能够抵抗由于单个辐射粒子造成的不同阱中多个敏感节点的同时翻转，从而使锁存器的存储状态不会发生改变。

本实用新型由于在透明阶段时直接由D传至Q，减小了传播延时，并且是由D直接驱动Q，所以FIG晶体管的尺寸可以使用最小尺寸，减小了版图面积。

附图说明

图1应用四输入保护门的抗辐射锁存器的电路结构；

图2(a)DIG的晶体管级结构，(b)DIG的逻辑符号，(c)DIG的时序图；