[实用新型]简易数字信号传输性能分析仪有效
申请号: | 201420590053.9 | 申请日: | 2014-10-13 |
公开(公告)号: | CN204103930U | 公开(公告)日: | 2015-01-14 |
发明(设计)人: | 曾孝平;文亚;王志明;李娟;陈礼;刘学 | 申请(专利权)人: | 重庆大学 |
主分类号: | H04B17/00 | 分类号: | H04B17/00 |
代理公司: | 重庆为信知识产权代理事务所(普通合伙) 50216 | 代理人: | 陈千 |
地址: | 400044 重*** | 国省代码: | 重庆;85 |
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摘要: | |||
搜索关键词: | 简易 数字信号 传输 性能 分析 | ||
技术领域
本实用新型涉及到数字信号传输技术领域,具体地说,是一种简易数字信号传输性能分析仪。
背景技术
由于数字信号在传输的过程中会受到传输线路阻抗和噪声等因素的影响,使信号发生传播衰落、码间干扰、邻近波道干扰等现象,现有数字信号传输性能分析仪大多只适用于特定场合,随着数字传输技术的广泛应用,需要更多的各种各样的通信测试仪器完成系统参数的参量与调试。数字传输性能分析仪作为一种数字通信系统设计与检测的设备,在数字传输系统的工程施工与日常维护中发挥着重要的作用,是数字通信中最基本、最重要的测试仪器,通过其对传输设备进行检测,从而使得工作人员可以更迅速、更方便的找出问题根源。
现有技术中,常见的简易数字信号传输性能分析仪采用的电路结构通常如中国专利CN 202872801U公开的一样,采用数字信号发生器模块产生数字信号序列作为数字信号源,通过低通滤波器和伪随机信号发生器模块来模拟传输信道,然后数字信号分析模块处理信号后输出两路信号,最后通过眼图显示模块观察两路信号的眼图。但其存在的缺陷是:伪随机信号的相位不够准确,数据分析前的信号噪声较大,信号的抗干扰性较差,影响数字传输性能检测的准确性。
实用新型内容
针对现有技术的不足,本实用新型的目的是提供一种简易数字信号传输性能分析仪,该分析仪结构简单,性能稳定,通过衰减网络模拟信道的衰减,通过噪声处理模块将信号进行去除噪声处理,分析结果清晰明了准确。
为达到上述目的,本实用新型表述一种简易数字信号传输性能分析仪,包括数字信号发生模块、伪随机信号发生模块、低通滤波模块、加法器模块、数字信号分析模块以及眼图显示模块,所述数字信号发生模块用于产生数字信号序列;所述低通滤波器模块和伪随机信号发生模块分别用于模拟信道的幅频特性和噪声;所述加法器模块用于数字信号和噪声的叠加;所述数字信号分析模块用于对接收信号的处理并输出两路信号;所述眼图显示模块用于观察从数字信号分析模块中输出的两路信号的眼图,以衡量数字信号传输系统的性能优劣,其关键在于:所述数字信号发生模块经低通滤波模块连接加法器模块的一个信号输入端,所述伪随机信号发生模块经衰减网络模块连接加法器模块的另一个信号输入端,该加法器模块的信号输出端经噪声处理模块连接所述数字信号分析模块一个信号输入端,所述数字信号发生模块还与所述数字信号分析模块的另一个信号输入端相连,所述数字信号分析模块的输出端与所述眼图显示模块连接;
所述衰减网络模块采用T型电阻衰减网络,包括电阻R1,该电阻R1的一端与所述伪随机信号发生模块的信号输出端相连,该电阻R1的另一端串电阻R2后连接所述加法器模块的一个信号输入端;
所述噪声处理模块采用MAX913芯片,该芯片的第一引脚接5V正直流电源,第三引脚经电阻R1与所述加法器模块的信号输出端相连,第四引脚接5V负直流电源,第五引脚与第六引脚串联后接地,第七引脚经电阻R3连接所述数字信号分析模块的信号输入端,第七引脚还串电阻R4后与第二引脚相连,电阻R4与第二引脚的公共连接端还串接电阻R2后接地,第七引脚还与稳压二极管D1的阳极相连,稳压二极管D1的阴极与稳压二极管D2的阴极相连,稳压二极管D2的阳极接地。
在实际运用时,数字信号发生模块产生的数字信号序列经过低通滤波模块后送入加法器模块的一个输入端,伪随机信号发生模块产生一个伪随机信号序列作为模拟噪声信号,并经过衰减网络模块进行模拟信道衰减处理送入加法器模块的另一个输入端,加法器模块输出的叠加信号经过噪声处理模块去噪处理后送入数字信号分析模块,数字信号分析模块分别对去噪后的信号与数字信号发生模块发出的时钟信号进行频率提取并输出两路信号,一路是从模拟传输信道中提取出来的同步时钟信号,一路是输出数据序列,然后通过眼图显示模块分析码间串扰和噪声对数字信号传输系统性能的影响,从而衡量该系统的性能优劣。本分析仪外围电路简单,稳定可靠,通过设置衰减网络保证信号相位的准确,通过设置噪声处理模块提高了信号的抗干扰性,保证了传输性能检测的准确性。
在所述数字信号发生模块的控制信号输入端连接有单片机,该单片机的信号输出端还连接有显示屏。
通过设置上述结构,能够方便的对数字信号发生模块的数据率、信号编码信息进行控制和采集,并通过显示屏显示。
所述数字信号发生模块与伪随机信号发生模块均采用FPGA芯片。
利用FPGA设计产生数字信号序列发生器方法比较简便,很容易实现位数较长的数字信号序列,还可实现功能仿真和模拟仿真。
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