[实用新型]用于集成电路的静电放电触发电路

说明书

技术领域

本实用新型涉及一种静电放电触发电路，尤其是一种用于集成电路的静电放电触发电路。

背景技术

目前，一般的RC触发的电源钳制电路，为了能够有效的泄放静电放电（ESD）电流，RC时间常数需要设计为0.5us-1us,如此大的RC时间常数需要比较大的电容和电阻，所以在集成电路版图设计时，电阻和电容需要比较大版图面积，造成了芯片面积的浪费。

发明内容

为了解决上述技术问题，本实用新型提供了一种用于集成电路的静电放电触发电路，通过在电路中设置由NOMS晶体管和PMOS晶体管组成的反相器、BigFET晶体管以及低阈值电压NMOS晶体管，使用NMOS晶体管代替传统的电容器，解决了现有技术中存在的浪费芯片面积的技术问题，同时采用低阈值MOS管，使BigFET栅上的电荷快速泄放干净，没有漏电产生。

为了实现上述目的，本发明采用的技术方案是：用于集成电路的静电放电触发电路，包括有电阻、PMOS晶体管、NMOS晶体管和由PMOS晶体管及NMOS晶体管组成的反相器，其特征在于：

电阻一端连接在电源上，另一端与NMOS晶体管 的栅极相连，NMOS晶体管的源极与漏极相连接地；

PMOS晶体管与NMOS晶体管组成反相器，PMOS晶体管与NMOS晶体管组成反相器，PMOS晶体管与NMOS晶体管组成反相器，其中PMOS晶体管、PMOS晶体管、PMOS晶体管的漏极接电源，NMOS晶体管、NMOS晶体管、NMOS晶体管的源极接地，反相器的输入端连接在NMOS晶体管的栅极，反相器输出端连接在反相器的输入端，反相器的输出端连接反相器的输入端；

NMOS晶体管的栅极和漏极连接在反相器的输出端，源极接地；

NMOS晶体管漏极连接电源，栅极连接在反相器的输出端，源极接地。

NMOS晶体管为BigFET晶体管。

NMOS晶体管为低阈值电压NMOS晶体管。

本实用新型的有益效果在于：本实用新型采用上述结构，采用NMOS晶体管代替传统的电容器，确保能够有效的泄放静电放电（ESD）电流的同时，大大减小了设计版图面积，节约了芯片面积。同时采用低阈值MOS管，使BigFET栅上的电荷快速泄放干净，没有漏电产生。

附图说明

图1：为本实用新型的结构示意图。

图2：为本实用新型的使用效果仿真图。

具体实施方式

下面结合附图对本实用新型作详细描述。

如图1所示的用于集成电路的静电放电触发电路，包括有电阻、PMOS晶体管、NMOS晶体管和由PMOS晶体管及NMOS晶体管组成的反相器，其结构为：

电阻1一端连接在电源上，另一端与NMOS晶体管2的栅极相连，NMOS晶体管2的源极与漏极相连接地；

PMOS晶体管8与NMOS晶体管3组成反相器11，PMOS晶体管9与NMOS晶体管4组成反相器12，PMOS晶体管10与NMOS晶体管5组成反相器13，其中PMOS晶体管8、PMOS晶体管9、PMOS晶体管10的漏极接电源，NMOS晶体管3、NMOS晶体管4、NMOS晶体管5的源极接地，反相器11的输入端连接在NMOS晶体管2的栅极，反相器11输出端连接在反相器12的输入端，反相器12的输出端连接反相器13的输入端；

NMOS晶体管6为低阈值电压NMOS晶体管，其栅极和漏极连接在反相器13的输出端，源极接地；

NMOS晶体管7为BigFET晶体管，其漏极连接电源，栅极连接在反相器13的输出端，源极接地。

电源钳制电路的RC常数设置为10ns,静电放电（ESD）脉冲施加在VDD和VSS之间，反相器11的输入端电压为低电压，反相器11的输出端电压为高电压，反相器12的输出端电压为低电压，PMOS10开启，NOMS晶体管7栅极为高电压，NOMS晶体管7开启导通静电放电(ESD)电流。经过RC时间常数10ns之后，反相器11的输入端电压为高电压，反相器11的输出端电压为低电压，反相器12的输出端电压为高电压，PMOS10关闭，但是NOMS晶体管5也关闭，NOMS晶体管7栅节点还为高电压，NOMS晶体管7继续开启泄放静电放电（ESD）电流。

PMOS10的作用是在静电放电（ESD）脉冲到达之后，PMOS10开启，NOMS晶体管7的栅为高电平，NOMS晶体管7开启泄放静电放电（ESD）电流。