[实用新型]一种新型逻辑保护射极耦合式行地址寄存系统

说明书

技术领域

本实用新型涉及一种寄存器电路，具体是指一种新型逻辑保护射极耦合式行地址寄存系统。

背景技术

寄存器是CPU里不可缺少的存储单元，其容量的大小和运行速度直接决定了CPU的性能。目前，较为先进的是行地址寄存器和列地址寄存器，而无论是何种寄存器，其都需要通过电路来作为驱动。但是，目前人们所使用的行地址寄存器因其电路结构较为复杂而使得其能耗较高，运算速度较慢，不能很好的满足人们的低能耗、高运算效率的需求。

实用新型内容

本实用新型的目的在于克服目前行地址寄存器所存在的能耗较高、运算速度较低的缺陷，提供一种新型逻辑保护射极耦合式行地址寄存系统。

本实用新型的目的通过下述技术方案实现：一种新型逻辑保护射极耦合式行地址寄存系统，主要由直流转换芯片U，与直流转换芯片U的P10管脚相连接的行地址寄存器阵列，以及与直流转换芯片U的C1管脚和C2管脚相连接的触发电路组成；所述触发电路由射极耦合式非对称电路，以及与其输出端相连接的无源π型滤波电路组成。同时，在直流转换芯片U的C2管脚与C3管脚之间还串接有光束激发式逻辑放大电路及逻辑保护射极耦合式放大电路。

所述光束激发式逻辑放大电路主要由功率放大器P1，与非门IC1，与非门IC2，与非门IC3，负极与功率放大器P1的同相端相连接、正极经光二极管D1后接地的极性电容C6，一端与极性电容C6的正极相连接、另一端经二极管D2后接地的电阻R13，正极与电阻R13和二极管D2的连接点相连接、负极接地的极性电容C8，一端与与非门IC1的负极输入端相连接、另一端与功率放大器P1的同相端相连接的电阻R9，串接在功率放大器P1的反相端与输出端之间的电阻R10，一端与与非门IC1的输出端相连接、另一端与与非门IC3的负极输入端相连接的电阻R11，正极与与非门IC2的输出端相连接、负极与与非门IC3的负极输入端相连接的电容C7，以及一端与极性电容C8的正极相连接、另一端与与非门IC2的负极输入端相连接的电阻R12组成；所述与非门IC1的正极输入端与功率放大器P1的反相端相连接，其输出端与与非门IC2的正极输入端相连接，与非门IC3的正极输入端与功率放大器P1的输出端相连接；功率放大器P1的同相端则与直流转换芯片U的C2管脚相连接，与非门IC3的输出端则与逻辑保护射极耦合式放大电路相连接。

所述逻辑保护射极耦合式放大电路由三极管Q4，三极管Q5，功率放大器P2，功率放大器P3，串接在功率放大器P2的反相端与输出端之间的电阻R16，串接在功率放大器P3的同相端与输出端之间的极性电容C11，串接在功率放大器P2的同相端与三极管Q4的集电极之间的电阻R15，串接在三极管Q4的集电极与三极管Q5的基极之间的电阻R17，与电阻R17相并联的电容C10，负极与功率放大器P2的同相端相连接、正极经电阻R18后与三极管Q4的发射极相连接的极性电容C9，串接在三极管Q5的基极与极性电容C9的正极之间的电阻R19，正极与三极管Q5的发射极相连接、负极顺次经稳压二极管D3和电阻R20后与功率放大器P2的输出端相连接的电容C12，P极与功率放大器P3的输出端相连接、N极经电阻R22和电阻R21后与稳压二极管D3与电阻R20的连接点相连接的二极管D4，以及P极与电容C12的负极相连接、N极与二极管D4与电阻R22的连接点相连接的稳压二极管D5组成；所述三极管Q4的基极与极性电容C9的正极相连接，其发射极与三极管Q5的发射极相连接，其集电极与功率放大器P2的反相端相连接；三极管Q5的集电极与功率放大器P3的反相端相连接，功率放大器P3的同相端与功率放大器P2的输出端相连接；所述极性电容C9的正极与与非门IC3的输出端相连接，而电阻R22与电阻R21的连接点则与直流转换芯片U的C3管脚相连接。

所述射极耦合式非对称电路由三极管Q1，三极管Q2，三极管Q3，串接在三极管Q2的发射极与三极管Q3的基极之间的一级滤波电路，串接在三极管Q3的集电极与二极管Q2的集电极之间的电阻R7，串接在三极管Q1的集电极与三极管Q2的集电极之间的电阻R3，串接在三极管Q1的发射极与无源π型滤波电路之间的二级滤波电路，串接在三极管Q1的基极与无源π型滤波电路之间的三级滤波器，以及串接在三极管Q1的基极与无源π型滤波电路之间的电阻R2和串接在三极管Q3的基极与无源π型滤波电路之间的电阻R6组成；所述三极管Q2的基极与三极管Q1的集电极相连接，其集电极与无源π型滤波电路相连接，所述三极管Q2的发射极与三极管Q3的发射极均接地。