[实用新型]一种串行双端复制位线电路

说明书

技术领域

本实用新型涉及集成电路设计领域，尤其是一种可以提高SRAM(静态随机存储器)时序产生电路工艺容忍能力的串行双端复制位线电路结构。

背景技术

随着科技水平的发展，高速和低功耗已成为当前集成电路设计的重要指标。对于SRAM设计而言，功耗与电源电压的平方成线性关系，因而通过降低电源电压可以降低功耗；然而，工艺偏差会随着电源电压的下降逐渐增大，这会严重影响芯片的性能，因此在低电压下控制SRAM时序变化的工艺偏差变得非常有意义。此外，工艺的进步也会增加晶体管阈值电压的偏差。

为了在降低电源电压节省功耗的前提下提高工艺容忍能力，现有技术中主要包括以下几种方案：

(1)如图1所示是B.S.Amrutur和M.A.Horowitz在1998年提出的传统复制位线电路结构，在现有技术中广泛使用。该传统复制位线电路由时序复制电路和存储单元阵列组成；其中，时序复制电路由N个放电单元RC和一定数目的冗余单元DC组成，RC和DC的总数之和与被复制的存储单元的某一列位线单元总数相等；当位线放电到一定值时，通过反向器输出灵敏放大器使能信号SAE，开启灵敏放大器，实现对时序延时的控制。这种传统复制位线电路可以提高时序在低电压下的偏差，但是随着工艺的进步，这种传统的位线复制技术已无法很好的改善低电压下的时序偏差问题，当电源电压降低时，工艺偏差会变得很差，会使SRAM芯片的性能大幅下降。

(2)如图2所示是Y.Li等人在2014年提出的一种双复制位线技术电路结构，该双复制位线技术电路结构充分利用了传统复制位线的两条位线，使用新型双端放电单元RC，在保持和传统复制位线电路面积不变的基础上，可以将工艺偏差降低为传统复制位线的但是由于位线电容变大，这会使位线预充时间增加，从而导致SRAM整体访问时间的增加，影响芯片速度。

发明内容

针对现有技术中的上述不足之处，本实用新型提供了一种串行双端复制位线电路，能够提高SRAM时序产生电路工艺容忍能力，可以在不影响位线预充时间的情况下将工艺偏差降低为传统复制位线的1/2。

本实用新型的目的是通过以下技术方案实现的：

一种串行双端复制位线电路，由时序复制模块和存储阵列模块构成；所述的时序复制模块包括：第一复制位线RBL、第二复制位线RBLB、第三PMOS管P3、第四PMOS管P4、第一反相器I1、第二反相器I2、2N个放电单元RC以及多个冗余单元DC；

时钟信号线CK与第三PMOS管P3的栅极和第四PMOS管P4的栅极电连接；第三PMOS管P3的源极和第四PMOS管P4的源极均与电源电压VDD电连接；第三PMOS管P3的漏极与第一复制位线RBL电连接；第四PMOS管P4的漏极与第二复制位线RBLB电连接；

冗余单元DC的第一位线信号端BL均与第一复制位线RBL电连接，冗余单元DC的第二位线信号端BLB均与第二复制位线RBLB电连接，而冗余单元DC的第一字线控制信号端WLL和第二字线控制信号端WLR均接地；

2N个放电单元RC的第一位线信号端BL均与第一复制位线RBL电连接，2N个放电单元RC的第二位线信号端BLB均与第二复制位线RBLB电连接，而2N个放电单元RC的第一时钟信号端CK1均与时钟信号线CK电连接，2N个放电单元RC的第二时钟信号端CK2通过第一反相器I1与第一复制位线RBL电连接；第四PMOS管P4的漏极通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。

优选地，所述的放电单元RC包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4；

第一PMOS管P1与第一NMOS管N1构成一个反相器；第一PMOS管P1的栅极与第一NMOS管N1的栅极连接在一起后接到电源电压VDD上；第一PMOS管P1的漏极与第一NMOS管N1的漏极连接在一起后接到第三NMOS管N3的源极；

第二PMOS管P2与第二NMOS管N2构成一个反相器；第二PMOS管P2的栅极与第二NMOS管N2的栅极连接在一起后接到电源电压VDD上；第二PMOS管P2的漏极与第二NMOS管N2的漏极连接在一起后接到第四NMOS管N4的源极；

第三NMOS管N3的栅极为放电单元RC的第一时钟信号端CK1，第四NMOS管N4的栅极为放电单元RC的第二时钟信号端CK2，第三NMOS管N3的漏极为放电单元RC的第一位线信号端BL，第四NMOS管N4的漏极为放电单元RC的第二位线信号端BLB。