[发明专利]用在集成电路中的可扫描存储元件及相关联的操作方法

说明书

在一个示例实施例中，可扫描存储元件(200)包括输入电路(260)，其基于数据输入(D)和扫描输入(SD)在第一节点(278)处提供第一信号，其中扫描输入在功能模式中可以具有上拉逻辑。输入电路(260)包括：包括接收数据输入(D)的开关(262)和接收扫描使能输入(SCAN)的开关(264)的第一上拉路径(262,264)、包括接收扫描输入(SD)的开关(266)的第二上拉路径(266,268)、包括接收扫描使能输入(SCAN)的开关(270)和接收扫描输入(SD)的开关(272)的第一下拉路径(270,272)和包括接收数据输入(D)的开关(276)的第二下拉路径(274,276)。存储元件(200)包括经配置以响应于第一信号在第二节点(145)处提供第二信号的移位电路(150)，和扫描输出缓冲器(320)，其耦合至第二节点(145)并且经配置以响应于第二信号在扫描输出端子(310)处提供扫描输出(SQ)。

技术领域

本发明涉及扫描链并且涉及集成电路(IC)中的功率和面积优化。

背景技术

在集成电路(IC)测试中，内部嵌入扫描设计的测试技术已成为测试IC的操作的一种成本有效的解决方案。通过提供与功能数据输入并行的用于扫描数据的第二替换扫描输入，将IC内的标准触发器和锁存器(存储元件)的结构改变为扫描触发器和锁存器，完成扫描设计。用于扫描数据的替换输入一般通过在标准输入前面设置选择扫描数据或功能数据的多路复用器来实现。然后通过经由“扫描链”将一个元件的输出连接至下一个元件的扫描输入，将这些“可扫描”元件以串行移位寄存器的方式连接到一起。当断言扫描使能信号时，扫描链能够通过允许扫描数据在每个有效时钟缘上从一个元件传送到另一个元件，加载并卸载内部IC状态信息。

可扫描存储电路的自动测试向量生成(ATPG)移位模式中静态时序分析(STA)收敛频率相当高，但由于高IR压降和ATPG移位模式中完整设计逻辑切换(toggle)引起的可靠性问题，生产测试描述语言(TDL)以较低频率运行。扫描模式中组合逻辑产生多于40％的功率消耗。在ATPG移位过程中不需要切换逻辑。如果功能组合逻辑的切换能够停止，那么ATPG移位频率能够显著增大，导致更少的测试时间，因此更低的测试器成本。对于特定的路径，设计的功率消耗取决于“下拉”Q门控或“上拉”Q门控触发器的选择。后硅测试程序的开发使得难以决定对于所有可能的TDL组合都确保最小测试功率的电路类型，尤其是在部分使用“门控的Q”触发器的情况下。

在操作功能模式时，触发器的SD(扫描输入)引脚连接至前一个触发器的SQ(扫描输出)引脚。每当触发器的D(功能数据)引脚上有信号活动时，信号行进到随后触发器的SD引脚，从而造成不必要的功率损失。在功能操作中测试电路上不必要地消耗(burnt)了大量的功率。当设备在重载模式(高频率模式)中运行时，功率损失变得显著，造成更快的电池放电。

发明内容

公开集成电路(IC)中的若干示例可扫描存储元件，其经配置以降低面积和功率需求。在一个实施例中，提供用在IC中的可扫描存储元件。可扫描存储元件包括输入电路，其经配置以响应于数据输入和扫描输入中的一个向第一节点提供信号，扫描输入在功能模式中为上拉逻辑。输入电路包括：包括接收数据输入的第一开关和接收扫描使能输入的第二开关的第一上拉路径，和包括接收扫描输入的第三开关的第二上拉路径，第二上拉路径和第一上拉路径耦合在电源和第一节点之间，包括接收扫描使能输入的第四开关和接收扫描输入的第五开关的第一下拉路径，和包括接收数据输入的第六开关的第二下拉路径，第一下拉路径和第二下拉路径耦合在第一节点和基准电源之间。存储元件还包括：包括一个或更多时序组件的移位电路，其经配置以响应于第一信号在第二节点处提供第二信号，和耦合至第二节点以接收第二信号的扫描输出缓冲器，扫描输出缓冲器经配置以响应于第二信号在扫描输出端子处提供扫描输出，其中扫描输出在功能模式中为上拉逻辑和下拉逻辑中的一种并且扫描输出在移位模式中对应于扫描输入。