[发明专利]用在先进纳米闪速存储器装置中的改进的晶体管设计

说明书

技术领域

公开了用在先进纳米闪速存储器装置中的改进的PMOS和NMOS晶体管设计。

背景技术

在现有技术中已知的是，模拟电路能够受到纳米技术中的布局特征的不利影响。例如，一些已知的邻近效应包括阱邻近、浅沟槽隔离(STI)应力、多晶硅栅位置效应、源极/漏极尺寸效应、沟道长度调制，以及窄宽度效应。这些邻近效应的影响随工艺技术变为更小而变为更大。

已提出各种现有技术解决方案来减少模拟电路设计中的这些邻近效应。然而，需要这样的模拟电路设计技术：其利用这些邻近效应并且使用它们来提高特定用于存储器感测电路的模拟电路的操作。分离栅极闪速存储器操作和各种电路在Hieu Van Tran等人的标题为“Sub Volt Flash Memory System”的美国专利号 7,990,773，以及Hieu Van Tran等人的标题为“Array of Non-Volatile Memory Cells Including Embedded Local and Global Reference Cells and Systems”的美国专利号 8,072,815中被描述，其通过引用被合并在本文中。

发明内容

上述邻近效应和STI效应用于通过各种实施例来提高用于存储器感测的模拟电路的设计。

附图说明

图1a描绘现有技术的离子注入工艺。

图1b描绘现有技术的离子注入工艺的结果。

图2描绘感测电路的实施例。

图3描绘感测电路的另一个实施例。

图4描绘感测电路的另一个实施例。

图5描绘感测电路的另一个实施例。

图6描绘感测电路的另一个实施例。

图7描绘Y解码器的实施例。

具体实施方式

图1A描绘现有技术的阱注入工艺10。典型地通过以下方法预先在半导体材料50中创建STI区域30：在硅中蚀刻沟槽图案，在沟槽中沉积电介质材料，并且然后移除任何多余的电介质。在注入工艺10（阱注入）期间，离子被加速并且被注入到半导体材料50中。将光刻胶材料40布置在关注区域的边界上以防止离子20注入在相邻区域中。出于说明的目的，图1A中仅示出光刻胶材料40的一个示例。阱邻近效应起因于离子20相对于光刻胶材料40的移动。具体地讲，离子20将在最靠近光刻胶材料40的区域中以更大密度散射，如图1A中所示。光刻胶材料40的边缘与STI区域30的边缘之间的距离能够被称为“WE间距”，如图1A中所示。

图1B描绘阱注入工艺10之后的成品80。如能够看到，更大的注入已发生在最靠近邻近光刻胶40的STI区域30的区域60中。还示出控制栅70。这种跨沟道的离子注入中的不均匀性将导致跨沟道的Vt（阈值电压）的不均匀性。阈值电压是形成反型层以使电子能够流过栅极-源极结的栅极电压。因此，由于阱邻近效应，在控制栅70下方跨沟道存在不同的Vt。越靠近阱边缘Vt越高，并且越远离阱边缘Vt越低。

Id（漏极电流）也将由于阱邻近效应跨沟道而变化。对于给定的栅极电压而言，越靠近阱边缘Id将越低，越远离阱边缘Id将越高。越靠近阱边缘Idsat（漏极饱和电流）将越低，越远离阱边缘Idsat将越高。

STI应力效应也影响沟道的电性能。一般地，STI压应力效应被视为对NMOS晶体管有利但对PMOS晶体管不利（STI压应力跨沟道延伸，如图1B所示）。

术语“LOD”能够用于指代栅极边缘与STI边缘之间的距离。术语“STI宽度”能够用于指代STI区域的宽度。

在PMOS晶体管中，针对小LOD Idsat将更低，并且针对大LOD Idsat将更高。针对小STI宽度Idsat将更低，并且针对大STI宽度Idsat将更高。

在NMOS晶体管中，针对小LOD Idsat将更高，并且针对大LOD Idsat将更低。而且，针对小STI宽度Idsat将更高，并且针对大STI宽度Idsat将更低。

考虑到这些概念，根据表1能够限定四种装置类型：

在一个实施例中，小STI宽度能够是0.2-0.3µm，并且大STI宽度能够是1.9-2µm。小LOD能够是0.6-1µm，并且大LOD能够是2-4µm。小WE间距能够是0.5-0.6µm，并且大WE间距能够是1-2µm。前述的“小”数字是当前制造技术所允许的最小数字。预期最小数字将随制造技术的不断改进而减小。