[发明专利]双重结构的时钟树综合(CTS)

说明书

描述了双重结构的时钟树综合(CTS)。一些实施例可以构建上级时钟树的集合，其中每个上级时钟树的每个时钟叶是下级时钟树的根。每个上级时钟树可以被优化以降低片上变异和/或对角变异对于时钟偏差的影响。接下来，针对每个上级时钟树的每个时钟叶，实施例可以构建下级时钟树，以从上级时钟树的时钟叶向时钟宿端的集合分发时钟信号。下级时钟树可以被优化以降低延时、功耗和/或面积。

技术领域

本公开涉及时钟树综合(CTS)。更具体地，本公开涉及双重结构的CTS。

背景技术

CTS指代创建用于向电路设计中的时序电路元件的集合分发时钟信号的时钟分发网络的过程。电路设计可以包括多个时钟域，并且每个时钟域可以包括多个时钟树。由CTS生成的时钟树的质量对于EDA流程中的下游阶段尤其是时序收敛能够具有显著的影响。因此，所需要的是用于CTS的能够有效创建高质量时钟树的系统和技术。

发明内容

在此描述的一些实施例提供了用于构建时钟树的系统和技术。一些实施例可以构建上级时钟树的集合，并且其中每个上级时钟树的每个时钟叶是较低层时钟树的根，并且其中每个上级时钟树可以被优化以减少片上变异(on-chip-variation,OCV)和/或对角变异(cross-corner variation)对于时钟偏差的影响。接下来，针对每个上级时钟树的每个时钟叶，实施例可以构建较低层时钟树，其中下级时钟树将时钟信号从上级时钟树的时钟叶分发至时钟宿端的集合。下级时钟树可以被优化以降低延时、功耗和/或面积。

在一些实施例中，上级时钟树中的导线可以具有比下级时钟树中的导线更宽的宽度。在一些实施例中，给定的上级时钟树的所有水平导线可以被布线在相同金属层上。在一些实施例中，给定的上级时钟树的所有垂直导线可以被布线在相同金属层上。在一些实施例中，给定上级时钟树中的所有缓冲器可以具有相同大小。

附图说明

图1图示了根据在此描述的一些实施例操作和工艺条件如何能够在芯片上变异。

图2图示了根据在此描述的一些实施例时序约束如何能够考虑OCV变异。

图3A-3B图示了根据在此描述的一些实施例改变时钟树拓扑如何能够影响到OCV时钟偏差。

图4图示了根据在此描述的一些实施例的用于执行OCV和时序临界性可知的CTS的过程。

图5图示了根据在此描述的一些实施例的双重结构的时钟树的逻辑电路图。

图6图示了根据在此描述的一些实施例的上级时钟树的一部分。

图7图示了根据在此描述的一些实施例的用于构建双重结构的时钟树的过程。

图8图示了根据在此描述的一些实施例的计算机系统。

具体实施方式

以下描述被呈现以使得本领域技术人员能够制造并使用本发明，并且在特定应用及其需求的上下文中被提供。针对所公开的实施例的各种修改对于本领域技术人员而言将是显而易见的，并且在此定义的总体原则可以被应用于其它实施例和应用而并不偏离本发明的精神和范围。因此，本发明不限于所示的实施例，而是将被赋予与在此公开的原则和特征一致的最宽范围。在本公开中，当术语“和/或”与实体列表一同使用时，其指代该实体列表中的所有可能组合。例如，短语“X、Y和/或Z”覆盖了以下情形：(1)仅X；(2)仅Y；(3)仅Z；(4)X和Y；(6)X和Z；(6)Y和Z；以及(7)X、Y和Z。

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