[发明专利]用于提高非易失性存储器的耐久性的动态擦除深度

说明书

公开了通过动态擦除深度来提高非易失性存储器的耐久性。对一组存储器单元进行擦除。然后，对经擦除的存储器单元中的至少一些存储器单元进行编程。对存储器单元进行编程通常影响意欲保持被擦除的那些存储器单元的擦除阈值分布。可以基于编程操作影响擦除阈值分布的程度来调节下一擦除的擦除深度。作为一个示例，在编程之后对擦除分布的上尾进行测量。在一种实施方式中，该上尾越高，下一擦除越浅。这有助于提高耐久性。在一种实施方式中，通过确定适当擦除验证电平来调节擦除深度。可以对擦除验证过后进行的擦除脉冲的数量进行调节而不是对擦除验证电平进行调节(或者可以除对擦除验证电平进行调节以外对擦除验证过后进行的擦除脉冲的数量进行调节)来调节擦除深度。

优先权

本申请要求2013年3月4日提交的名称为“PARTITIONED ERASE AND ERASEVERIFICATION IN NON-VOLATILE MEMORY”的美国临时申请No.61/772,250的权益，其全部内容通过引用合并于本文。

背景技术

本公开内容涉及用于非易失性存储器的技术。

在各种电子设备中使用半导体存储器。例如，在蜂窝电话、数字摄影机、个人数字助理、移动计算设备、非移动计算设备以及其他设备中使用非易失性半导体存储器。电可擦除可编程只读存储器(EEPROM)和闪存存储器属于最普遍的非易失性半导体存储器。

一些非易失性存储器利用了浮栅，浮栅位于半导体衬底中的沟道区之上并且与该沟道区绝缘。浮栅位于源极区与漏极区之间。控制栅极设置在浮栅之上并且与浮栅绝缘。晶体管的阈值电压由浮栅上所保留的电荷量来控制。即，由浮栅上的电荷电平来控制在晶体管被接通以许可在它的源极与漏极之间进行传导之前必须施加给控制栅极的最小电压量。

一些非易失性存储器使用电荷捕获层来存储信息。一个这样的示例具有氧化物-氮化物-氧化物(ONO)区，其中，氮化物(例如，SiN)用作电荷捕获层来存储信息。当对这样的存储器单元进行编程时，电子存储在电荷捕获层中。

非易失性存储器可以具有2D架构或3D架构。近来，已经提出了使用具有成串的存储器单元的3D堆叠式存储结构的超高密度存储设备。有时将一个这样的存储设备称为位成本可扩展(BiCS)架构。例如，3D NAND堆叠式存储设备可以由交替的导电层和介电层的阵列形成。在这些层中钻有存储器孔以同时限定很多存储层。然后通过使用适当的材料填充存储器孔来形成NAND串。直的NAND串在一个存储器孔中延伸，而管状或U形NAND串(P-BiCS)包括一对存储器单元的竖直列，该竖直列在两个存储器孔中延伸并且通过管状连接而被接合。管状连接可以由无掺杂多晶硅制成。背栅可以围绕该管状连接以控制管状连接的传导。存储器单元的控制栅极由导电层提供。

在对特定非易失性存储器设备例如NAND闪存存储器设备进行编程之前，通常对存储器单元进行擦除。对于一些设备，擦除操作从浮栅移除电子。对于另外的设备，擦除操作从电荷捕获层移除电子。

存储器单元通常随擦除/编程周期(也称为写入/擦除或W/E周期)增加而退化。存储器设备可以承受并且仍在容限内工作的W/E周期的数量是耐久性的一个测量标准。当存储器单元尺寸缩小时，耐久性通常变差。

附图说明

图1A是NAND串的俯视图。

图1B是图1A的NAND串的等效电路图。

图2是图1A的NAND串的横截面图。

图3描绘了块BLK0中的例如在图1A至图2中示出的三个示例NAND串。

图4是包括图3的BLK0以及附加块BLK1和BLK2的NAND闪存存储器单元的阵列400的框图。

图5A是描绘了感测块的一种实施方式的框图。

图5B是包括图4的阵列400的非易失性存储器系统的框图。